数字电子技术第6章半导体存储器和可编程逻辑器件7989506420141218231111

1、第6章 半导体存储器和可编程逻辑器件6.1 半导体存储器6.2 可编程逻辑器件PLD6.1 半导体存储器半导体存储器半导体存贮器能存放大量二值信息的半导体器件。半导体存贮器能存放大量二值信息的半导体器件。存储器的主要性能指标存储器的主要性能指标:存储时间存储时间存储容量存储容量半导体存储器按存取功能可分为两大类。半导体存储器按存取功能可分为两大类。（1）只读存储器）只读存储器ROM ROM一般用来存放固定的程序和常数，所谓一般用来存放固定的程序和常数，所谓“只读只读”，是，是指不能随机写入。指不能随机写入。（2）随机存取存储器）随机存取存储器RAM RAM主要用于存放各种现场的输入输出数据和中

2、间运算结主要用于存放各种现场的输入输出数据和中间运算结果。其特点是能随机读出或写入。果。其特点是能随机读出或写入。存储器存储器 RAM (Random-Access Memory) ROM(Read-Only Memory)固定固定ROM可编程可编程ROMPROMEPROME2PROMSRAM(Static RAM)：静态：静态RAMDRAM (Dynamic RAM)：动态动态RAM6.1.1 随机存储器随机存储器RAM6.1.2 只读存储器只读存储器ROM几个基本概念：几个基本概念：存储容量（存储容量（M)：存储二值信息的总量。：存储二值信息的总量。字数：字的总量。字数：字的总量。字长（位

3、数）：表示一个信息多位二进制码称为一个字，字长（位数）：表示一个信息多位二进制码称为一个字， 字的位数称为字长。字的位数称为字长。存储容量（存储容量（M)字数字数位数位数地址：每个字的编号。地址：每个字的编号。字数字数=2n （n为存储器外部地址线的线数）为存储器外部地址线的线数） Y0 Y1 Y7 A4 X1 X31 X0 列列 地地 址址 译译 码码 器器 行行 地地 址址 译译 码码 器器 A5 A3 A2 A1 A0 A6 A7 6.1.1 随机存储器随机存储器RAM RAM可分为单极型和双极型：双极型工作速率高，但是可分为单极型和双极型：双极型工作速率高，但是集成度不如单极型的高。目

4、前，由于工艺水平的不断提高，集成度不如单极型的高。目前，由于工艺水平的不断提高，单极型单极型RAM的速率已经可以和双极型的速率已经可以和双极型RAM相比，而且单极相比，而且单极型型RAM具有功耗低的优点。这里只以单极型具有功耗低的优点。这里只以单极型RAM为例进行为例进行分析。分析。 单极型单极型RAM又可分为静态又可分为静态RAM与动态与动态RAM：静态：静态RAM是用是用MOS管触发器来存储代码，所用管触发器来存储代码，所用MOS管较多、集成度低、管较多、集成度低、功耗也较大。动态功耗也较大。动态RAM是用栅极分布电容保存信息，它的存是用栅极分布电容保存信息，它的存储单元所需要的储单元所需

5、要的MOS管较少，因此集成度高、功耗也小。静管较少，因此集成度高、功耗也小。静态态RAM使用方便，不需要刷新。使用方便，不需要刷新。一、一、RAM的基本结构的基本结构 RAM的基本结构如下图所示：的基本结构如下图所示：存储矩阵存储矩阵地址译码器地址译码器 和读写电路和读写电路地址地址片选信号片选信号读写控制信号读写控制信号数据输入数据输入和输出信号和输出信号 下图是二元寻址的下图是二元寻址的M字字1位位RAM结构图，它的存储矩阵结构图，它的存储矩阵是是nm位。地址译码器分位。地址译码器分行译码行译码器和器和列译码列译码器，只有行及列器，只有行及列共同选中的单元才能进行读、写。这种寻址的方式所需

6、要行线共同选中的单元才能进行读、写。这种寻址的方式所需要行线和列线的总数较少。例如要存储和列线的总数较少。例如要存储256字字1位的容量，采用一元位的容量，采用一元寻址就需要寻址就需要256条字线，若采用二元寻址只需条字线，若采用二元寻址只需n=16，m=16，共，共32条线也就可以了。条线也就可以了。nmR列列 地地 址址 全全 0行行地地址址全全011W二、二、RAM的存储单元的存储单元 I/O 电电路路 I /O0 OE An-1 WE I /Om-1 CE A0 Ai Ai+1 存存储储 阵阵 列列 行行译译码码 列列 译译 码码 1.静态随机存取存储器静态随机存取存储器(SRAM)S

7、RAM 的本结构CE OE WE =100高阻高阻CE OE WE =00X输入输入CE OE WE =010输出输出CE OE WE =011高阻高阻SRAM 的工作模式的工作模式 工作模式工作模式 CE WE OE I /O0 I /Om -1 保持保持 (微功耗微功耗) 1 X X 高阻高阻 读读 0 1 0 数据输出数据输出 写写 0 0 X 数据输入数据输入 输出无效输出无效 0 1 1 高阻高阻 T8 T7 VDD VGG T6 T1 T4 T2 T5 T3 Yj (列列选选择择线线) Xi (行行选选择择线线) 数数据据线线 数数据据线线 D D 位位线线 B 位位线线 B 存存

8、储储单单元元 RAM存储单元存储单元 静态静态SRAM(Static RAM)双稳态存储单元双稳态存储单元电路电路列存储单元公用的门列存储单元公用的门控制管，与读写控制电路相接控制管，与读写控制电路相接Yi 1时导通时导通本单元门控制管本单元门控制管:控控制触发器与位线的制触发器与位线的接通。接通。Xi =1时导通时导通来自列地址译码来自列地址译码器的输出器的输出来自列地址译码来自列地址译码器的输出器的输出 T8 T7 VDD VGG T6 T1 T4 T2 T5 T3 Yj (列列选选择择线线) Xi (行行选选择择线线) 数数据据线线 数数据据线线 D D 位位线线 B 位位线线 B 存存

9、储储单单元元 RAM存储单元存储单元 静态静态SRAM(Static RAM)T5、T6导通导通T7 、T8均导通均导通Xi =1Yj =1触发器的输出与数据触发器的输出与数据线接通，该单元通过线接通，该单元通过数据线读取数据。数据线读取数据。触发器与位线接通触发器与位线接通 动态存储单元及基本操作原理动态存储单元及基本操作原理 T 存储单元存储单元写操作写操作:X=1 =0WET导通，电容器导通，电容器C与位线与位线B连通连通 输入缓冲器被选输入缓冲器被选通，数据通，数据DI经缓冲经缓冲器和位线写入存器和位线写入存储单元储单元 如果如果DI为为1，则向，则向电容器充电，电容器充电，C存存1;

10、反之电容器放反之电容器放电电,C存存0 。 刷新刷新R行选线行选线XOD读读/写写WEID输出缓冲器输出缓冲器/灵敏放大器灵敏放大器刷新缓冲器刷新缓冲器输入缓冲器输入缓冲器位位线线B2.动态随机存取存储器动态随机存取存储器读操作读操作:X=1 =1WET导通，电容器导通，电容器C与位线与位线B连通连通 输出缓冲器输出缓冲器/灵敏放大器灵敏放大器被选通，被选通，C中存储的数据中存储的数据通过位线和缓冲器输出通过位线和缓冲器输出 T 刷新刷新R行选线行选线XODWEID输出缓冲器输出缓冲器/灵敏放大器灵敏放大器刷新缓冲器刷新缓冲器输入缓冲器输入缓冲器位位线线B每次读出后，必须及时每次读出后，必须及

11、时对读出单元刷新，即此对读出单元刷新，即此时刷新控制时刷新控制R也为高电平，也为高电平，则读出的数据又经刷新则读出的数据又经刷新缓冲器和位线对电容器缓冲器和位线对电容器C进行刷新。进行刷新。3. 存储器容量的扩展存储器容量的扩展 位扩展可以利用芯片的并联方式实现。位扩展可以利用芯片的并联方式实现。CEA11A0WED0 D1 D2 D3WECEA0A114K4位I/O0 I/O1 I/O2 I/O3D12 D13 D14 D15CEA0A114K4位I/O0 I/O1 I/O2 I/O3WE(1) 字长（位数）的扩展字长（位数）的扩展-用用4KX4位的芯片组成位的芯片组成4KX16位的存储系统

12、。位的存储系统。RAM存储容量的扩展存储容量的扩展(2)(2)字数的扩展字数的扩展用用用用8KX8位的芯片组成位的芯片组成32KX8位的存储系统。位的存储系统。RAM1D0D7A0A12CE1芯片数=4RAM1D0D7A0A12CE1RAM1D0D7A0A12CE1RAM1D0D7A0A12CE1系统地址线数=15系统:A0 A14 A13 A14?2000H2001H2002H3FFFH 4000H400H4002H5FFFH 6000H6001H6002H7FFFH 0000H0001H0002H1FFFH芯片:A0 A12 32K8位存储器系统的地址分配表位存储器系统的地址分配表各RAM

13、芯片译码器有效输出端扩展的地址输入端A14 A138K8位RAM芯片地址输入端 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0对应的十六进制地址码 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 10 0 0 0 0 0 0 0 0 0 0 1 01 1 1 1 1 1 1 1 1 1 1 1 10000H0001H0002H1FFFH 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 10 0 0 0 0 0 0 0 0 0 0 1 01

14、1 1 1 1 1 1 1 1 1 1 1 12000H2001H2002H3FFFH 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 10 0 0 0 0 0 0 0 0 0 0 1 01 1 1 1 1 1 1 1 1 1 1 1 14000H400H4002H5FFFH Y0 Y1 Y2 Y3 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 10 0 0 0 0 0 0 0 0 0 0 1 01 1 1 1 1 1 1 1 1 1 1 1 16000H6001H6002

15、H7FFFH A12 A0 CE WE D7 D0 8K 8 位位 （） 8K 8 位位 （） 8K 8 位位 （） 8K 8 位位 （） D7 D0 A12 A0 WE A1 A0 A14 A13 EN Y0 Y1 Y2 Y3 13 13 13 13 13 8 8 8 8 8 74139 A12 A0 CE WE D7 D0 A12 A0 CE WE D7 D0 A12 A0 CE WE D7 D0 字数的扩展可以利用外加译码器控制存储器芯片的片选输字数的扩展可以利用外加译码器控制存储器芯片的片选输入端来实现。入端来实现。 6.1.2 只读存储器只读存储器ROM 只读存储器，工作时内容只能读

16、出，不能随时写入，所只读存储器，工作时内容只能读出，不能随时写入，所以称为只读存储器。以称为只读存储器。(Read-Only Memory)ROM的分类的分类按写入情况划分按写入情况划分 固定固定ROM可编程可编程ROMPROMEPROME2PROM按存贮单元中按存贮单元中器件划分器件划分 二极管二极管ROM三极管三极管ROMMOS管管ROM一、一、ROM的的 定义与基本结构定义与基本结构存储矩阵 地址译码器地址输入ROM的定义与基本结构的定义与基本结构数据输出控制信号输入输出控制电路地址译码器存储矩阵输出控制电路一、固定一、固定ROM 图图中采用一个中采用一个2线线4线地址译码器将两个地址码

17、线地址译码器将两个地址码A0、Al译成译成四个地址四个地址W0W3。存储单元是由二极管组成的。存储单元是由二极管组成的44存储矩阵，其存储矩阵，其中中1或或0代码是用二极管有无来设置的。即当译码器输出所对应的代码是用二极管有无来设置的。即当译码器输出所对应的W（字线）为高时，在线上的二极管导通，将相应的（字线）为高时，在线上的二极管导通，将相应的D（位线）（位线）与与W相连使相连使D为为1，无二极管的，无二极管的D为为0，如图中所存的信息为：，如图中所存的信息为：D0：0101；D1：1110；D2：0011；D3：1010。三、三、ROM（二极管（二极管PROM）结构示意图结构示意图 D3

18、D2 D1 D0 +5V R R R R OE A0 A1 A1 A0 Y0 Y1 Y2 Y3 2 线线- -4 线线 译译码码器器 存储矩阵位线字线输出控制电路M=44地址译码器 D3 D2 D1 D0 +5V R R R R OE A0 A1 A1 A0 Y0 Y1 Y2 Y3 2 线线- -4 线线 译译码码器器 字线与位线的交点都是一个字线与位线的交点都是一个存储单元。交点处有二极管存储单元。交点处有二极管相当存相当存0 0，无二极管相当存，无二极管相当存1 1当当OE=1时输出为高阻状态时输出为高阻状态000101110010000101110010地 址A1A0D3D2D1D0内

19、容当OE=0时 A6 A7 A4 A5 D0 +VDD R R R R Y0 Y1 Y14 Y15 4线线 | 1 16 6线线 译译码码器器 1 16 6 线线-1线线数数据据选选择择器器 A2 A3 A0 A1 A2 A3 A0 A1 S2 S3 S0 S1 I0 I1 I14 I15 Y 字线存储矩阵位线字线与位线的字线与位线的交点都是一个交点都是一个存储单元。存储单元。交点处有交点处有MOS管相当存管相当存0，无，无MOS管管相当存相当存1。两维译码两维译码四、紫外线擦除、电可编程的四、紫外线擦除、电可编程的EPROM2716器件器件 EPROM2716是是2118位可位可改写存储器，

20、有改写存储器，有11位地址线位地址线A0A10，产生字线为，产生字线为2048条，条，D7D0是是8位数据输出位数据输出/输入线，编程输入线，编程或读操作时，数据由此输入或输或读操作时，数据由此输入或输出。出。 CS为片选控制信号，是低电为片选控制信号，是低电平有效。平有效。 OE/PGM为读出为读出/写入控制端低写入控制端低电平时输出有效，高电平进行编程，电平时输出有效，高电平进行编程，写入数据。写入数据。五、集成电路五、集成电路ROM D7 D0 PGM 输输出出缓缓冲冲器器 Y 选选通通 存存储储阵阵列列 CE OE 控控制制逻逻辑辑 Y 译译码码 X 译译码码 A16 A0 VPP G

21、ND VCC AT27C010， 128K8位ROM CEOEPGM工作模式工作模式A16 A0VPPD7 D0读读00XAiX数据输出数据输出输出无效输出无效X1XXX高阻高阻等待等待1XXAiX高阻高阻快速编程快速编程010AiVPP数据输入数据输入编程校验编程校验001AiVPP数据输出数据输出6.2 可编程逻辑器件PLD6.2.1 PLD基本结构6.2.2 PLD分类6.2.3 通用阵列逻辑GAL6.2.4 复杂可编程逻辑器件CPLD6.2.5 现场可编程门阵列FPGA 可编程逻辑器件是一种可以由用户定义和设置逻可编程逻辑器件是一种可以由用户定义和设置逻辑功能的器件。该类器件具有逻辑功

22、能实现灵活、集辑功能的器件。该类器件具有逻辑功能实现灵活、集成度高、处理速度快和可靠性高等特点。成度高、处理速度快和可靠性高等特点。6.2.1 PLD基本结构基本结构与门与门阵列阵列或门或门阵列阵列乘积项乘积项和项和项PLD主体主体输入输入电路电路输入信号输入信号互补互补输入输入输出输出电路电路输出函数输出函数反馈输入信号反馈输入信号 可由或阵列直接输出，构成组合输出；可由或阵列直接输出，构成组合输出； 通过寄存器输出，构成时序方式输出通过寄存器输出，构成时序方式输出。1、PLD的基本结构的基本结构输 出 或门阵列 与门阵列 输 入 B A Y Z (b) 与门与门阵列阵列或门或门阵列阵列乘积

23、项乘积项和项和项互补互补输入输入2. PLD的的逻辑符号表示方法逻辑符号表示方法(1)(1) 连接的方式连接的方式 硬硬线线连连接接单单元元 被被编编程程接接通通单单 被被编编程程擦擦除除单单元元 (2)(2)基本门电路的表示方式基本门电路的表示方式L=A+B+C+ DDA BCL=ABC与门或门A B C DL ABC& LL=A+B+C+D AB C1L D L A B A B L A B A B L A B A B A A A A EN EN 三态输出缓冲器三态输出缓冲器输出恒等于输出恒等于0 0的与门的与门输出为输出为1 1的与门的与门 A A A 输入缓冲器输入缓冲器(3)(3)简单

24、的简单的PROMPROM电路图，右图是左图的简化形式。电路图，右图是左图的简化形式。实现的函数为：实现的函数为：BABAF 1BABAF 2BAF 3固定连接点固定连接点（与）（与）编程连接点编程连接点（或）（或）3.PLD的分类的分类PROMPLAPALGAL低密度可编程逻辑器件低密度可编程逻辑器件（LDPLD）EPLDCPLDFPGA高密度可编程逻辑器件高密度可编程逻辑器件（HDPLD）可编程逻辑器件可编程逻辑器件（PLD）(1)按集成密度划分为按集成密度划分为(2)按结构特点划分按结构特点划分n简单简单PLD (PAL，GAL)n复杂的可编程器件复杂的可编程器件(CPLD) :CPLD的

25、代表芯片如：的代表芯片如：Altera的的MAX系列系列n现场可编程门阵列现场可编程门阵列(FPGA)PLD中的三种与、或阵列中的三种与、或阵列 与与阵阵列列 B A L1 L0 可可编编程程 或或阵阵列列 固固定定 与阵列、或阵列均与阵列、或阵列均可编程可编程(PLA)与阵列固定，或阵与阵列固定，或阵列可编程列可编程(PROM)与阵列可编程，或阵与阵列可编程，或阵列固定列固定(PAL和和GAL等等) 与阵列与阵列 B A L1 L0 可编程可编程 或阵列或阵列 可编程可编程 与与阵阵列列 B A L1 L0 或或阵阵列列 可可编编程程 固固定定 (3)按按PLD中的与、或阵列是否编程分中的与

26、、或阵列是否编程分（4）PLD 实现组合逻辑电路实现组合逻辑电路例例1 1 由由PLA构成的逻辑电路如图构成的逻辑电路如图所示，试写出该电路的逻辑表达式，所示，试写出该电路的逻辑表达式，并确定其逻辑功能并确定其逻辑功能。写出该电路的逻辑表达式：写出该电路的逻辑表达式： Bn An Sn Cn+1 Cn 1nnnnnnnnnnnnnnnnnnnnSABCABCABCABCCABACBCAnBnCnAnBnAnCnBnCn全加器全加器AnBnCnAnBnCn Bn An Sn Cn+1 Cn AnBnCn例例2 试写出该电路的逻辑表达式。试写出该电路的逻辑表达式。 A L0 L1 L2 L3 B

27、C D 1 2 3 4 5 6 7 8 9 10 1 2 3 4 5 6 7 8 9 10 11 12 1 2 3 4 5 6 7 8 9 10 DCBADCL 0DCBDCBL 2BDACBALL 03BCADBADCBL 1用用PLDPLD实现逻辑电路的方法与过程实现逻辑电路的方法与过程 用可编程逻辑器件设计电路需要相应的开发软件平台用可编程逻辑器件设计电路需要相应的开发软件平台和编程器，可编程逻辑器件开发软件和相应的编程器多种和编程器，可编程逻辑器件开发软件和相应的编程器多种多样。多样。可编程逻辑器件设计电路过程如下图所示。可编程逻辑器件设计电路过程如下图所示。 电电 路方路方 设案设案

28、 计计设设计计输输入入优优化化电电路路选选择择器器件件编编程程 器时器时 件序件序 功检功检 能查能查 特别是一些较高级的软件平台，一个系统除了方案设特别是一些较高级的软件平台，一个系统除了方案设计和输入电路外，其它功能都可用编程软件自动完成。计和输入电路外，其它功能都可用编程软件自动完成。从组合电路角度来看从组合电路角度来看:例例3：试用适当容量的：试用适当容量的PROM实现两个两位二进制数比较的比较器。实现两个两位二进制数比较的比较器。 （1）两个两位二进制数分别为）两个两位二进制数分别为A1A0和和B1B0，当，当A1A0大于大于B1B0时，时，F11， A1A0等于等于B1B0时，时，

29、F21， A1A0小于小于B1B0时，时，F31，下表给出了两位二进制数比较结果的输入输出对照表。下表给出了两位二进制数比较结果的输入输出对照表。输入地址信号为电路的输入逻辑变量输入地址信号为电路的输入逻辑变量 存储矩阵为或阵列把存储矩阵为或阵列把乘积项组合成乘积项组合成m个逻辑函个逻辑函数输出。数输出。地址译码器产生地址译码器产生2n个字线为固定与阵列产生个字线为固定与阵列产生2n个乘积项个乘积项2022-6-1241 由此可写出输出逻辑由此可写出输出逻辑函数的最小项表达式为：函数的最小项表达式为： F1 m（4,8,9,12,13,14） F2 m（0,5,10,15） F3 m（1,2,

30、3,6,7,11） （2）把）把A1A0和和B1B0作为作为PROM的输入信号，的输入信号，F1、F2和和F3为或阵列的输出，下图是用为或阵列的输出，下图是用PROM实现比较器的阵列图。实现比较器的阵列图。2022-6-1242 （3）选用）选用PROM的容量的容量163位可满足要求。位可满足要求。实现简单的组合逻辑电路函实现简单的组合逻辑电路函数数方便方便。 大多数组合逻辑函数的最小项大多数组合逻辑函数的最小项不超过不超过40个，使得个，使得PROM芯片的芯片的面积利用率不高，功耗增加。面积利用率不高，功耗增加。PROM与阵列固定，必须进与阵列固定，必须进行全译码，产生全部的最小行全译码，产

31、生全部的最小项。项。 4个地个地址进行全址进行全译码，产译码，产生生16个乘个乘积项。积项。0.16 3个输出个输出产生产生3个乘个乘积项之和积项之和函数。函数。 为解决这一问题，考虑与阵列也设计成可编程形式来实现为解决这一问题，考虑与阵列也设计成可编程形式来实现组合逻辑，由这一设想发明了可编程逻辑阵列组合逻辑，由这一设想发明了可编程逻辑阵列（PLA）。2022-6-1243例例4: 试用试用PLA实现四位自然二进制码转换成四位格雷码。实现四位自然二进制码转换成四位格雷码。 （1）设四位自然二进制码为）设四位自然二进制码为B3B2B1B0，四位格雷码，四位格雷码为为G3G2G1G0，其对应的真

32、值表如下表所示。，其对应的真值表如下表所示。NB3 B2 B1 B0G3 G2 G1 G001234567891011121314150 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 0 00 0 0 10 0 1 10 0 1 00 1 1 00 1 1 10 1 0 10 1 0 01 1 0 01 1 0 11 1 1 11 1 1 01 0 1 01 0 1 11 0 0 11 0 0 0 根据表列出逻辑函

33、数并根据表列出逻辑函数并简化，得最简输出表达式如简化，得最简输出表达式如下：下：33 BG 23232BBBBG 12121BBBBG 01010BBBBG （2）转换器有四个输入信号，化简后需用到）转换器有四个输入信号，化简后需用到7个不同的乘积个不同的乘积项，组成项，组成4 个输出函数，故选用四输入的个输出函数，故选用四输入的74PLA实现，下图是实现，下图是四位自然二进制码转换为四位格雷码转换器四位自然二进制码转换为四位格雷码转换器PLA阵列图。阵列图。 右图仅用了七个乘积项，比右图仅用了七个乘积项，比PROM全译码少用全译码少用9个，个，实现的逻辑功能是一样的。从而降低了芯片的面积，提

34、高实现的逻辑功能是一样的。从而降低了芯片的面积，提高了芯片的利用率，所以用它来实现多输入、多输出的复杂了芯片的利用率，所以用它来实现多输入、多输出的复杂逻辑函数较逻辑函数较PROM有优越之处。有优越之处。 PLA除了能实现各种组合电路外，还可以在或阵列之后除了能实现各种组合电路外，还可以在或阵列之后接入触发器组，作为反馈输入信号，实现时序逻辑电路。接入触发器组，作为反馈输入信号，实现时序逻辑电路。4个输出个输出与阵列与阵列或阵列或阵列四个自然二进四个自然二进制码输入制码输入 33 BG 23232BBBBG 12121BBBBG 01010BBBBG 七个乘积项七个乘积项例例5：PLA和和D触

35、发器组成的同步时序电路如图所示，要求：触发器组成的同步时序电路如图所示，要求： （1）写出电路的驱动方程、输出方程。）写出电路的驱动方程、输出方程。 （2）分析电路功能，画出电路的状态转换图。）分析电路功能，画出电路的状态转换图。 D Q0 Q0D Q1 Q1D Q2 Q2QCCCP解：（解：（1） 根据根据PLA与或与或阵列的输入阵列的输入/ 输出关系，输出关系，可直接得到各触发器的可直接得到各触发器的激励方程及输出方程：激励方程及输出方程：D0 = Q0 + Q1Q0 D1 = Q1Q0 + Q1Q0D2 = Q0 Q2+ Q2Q0QCC = Q0 Q1Q2+ Q0 Q1 Q2D0 = Q

36、0 + Q1Q0D02022-6-1246（2）先设定电路的状态，根据触发器的激励方程和输出方程，）先设定电路的状态，根据触发器的激励方程和输出方程，可列出下表所示的电路状态转换表。可列出下表所示的电路状态转换表。 Q2 Q1 Q0D2 D1 D0Q2n+1Q1n+1Q0n+1QCC0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 0 10 1 11 0 10 1 00 0 11 1 10 0 11 1 01 0 10 1 11 0 10 1 00 0 11 1 10 0 11 1 010000010根据状态转换表，画出下图所示的电路状态转换图。根据状态转换表

37、，画出下图所示的电路状态转换图。 000101111110001011010100 该电路是能够自该电路是能够自启动的同步六进制计启动的同步六进制计数器。数器。 2022-6-1247 从以上设计可知，用从以上设计可知，用PLA设计电路具有节省设计电路具有节省存储单元等等优点。存储单元等等优点。 但是由于但是由于PLA制作工艺复杂，并且不具备优制作工艺复杂，并且不具备优秀的软件开发工具的支持，使得秀的软件开发工具的支持，使得PLA的性能价格的性能价格比不理想，使其发展受到限制。比不理想，使其发展受到限制。 后继科技工作者发明了性能价格比更加良好后继科技工作者发明了性能价格比更加良好的器件可编程

38、阵列逻辑（的器件可编程阵列逻辑（PAL）。）。6.2.3 通用阵列逻辑通用阵列逻辑GAL 采用采用E2CMOS工艺和灵活的输出结构，有电擦写反复编程的工艺和灵活的输出结构，有电擦写反复编程的特性。特性。 与与PAL相比，相比，GAL的输出结构配置了可以任意组态的输出逻的输出结构配置了可以任意组态的输出逻辑宏单元辑宏单元OLMC（Output Logic Macro Cell）。）。GAL和和PAL在结构上的区别见下图：在结构上的区别见下图：PAL结构GAL结构 适当地适当地为为OLMC进进行编程，行编程，GAL就可以就可以在功能上代在功能上代替前面讨论替前面讨论过的过的PAL各各种类型及其种类

39、型及其派生类型。派生类型。（一）（一）GAL器件结构和特点器件结构和特点 GAL器件型号定义和器件型号定义和PAL一样根据输入输出的数量来确定，一样根据输入输出的数量来确定，GAL16V8中的中的16表示阵列的输入端数量，表示阵列的输入端数量，8表示输出端数量，表示输出端数量，V则表示输出形式可以改变的普通型。则表示输出形式可以改变的普通型。1. GAL16V8的基本结构的基本结构8个输入缓冲器个输入缓冲器8个反馈缓冲器个反馈缓冲器一个共用时钟一个共用时钟CLK8个输出缓冲器个输出缓冲器8个个OLMC2. GAL输出逻辑宏单元输出逻辑宏单元OLMC的组成的组成 输出逻辑宏单元输出逻辑宏单元OL

40、MC 由或门、异或门、由或门、异或门、D触发器、多路选触发器、多路选择器择器MUX、时钟控制、使能控制和编程元件等组成，如下图：、时钟控制、使能控制和编程元件等组成，如下图：组合输出组合输出时序输出时序输出3. 输出逻辑宏单元输出逻辑宏单元OLMC组态组态 输出逻辑宏单元由对输出逻辑宏单元由对AC1(n) 和和AC0进行编程决定进行编程决定PTMUX、TSMUX、OMUX和和FMUX的输出，共有的输出，共有5种基本组态：种基本组态： 专用输入组态、专用输出组态、复合输入专用输入组态、专用输出组态、复合输入/输出组态、寄输出组态、寄存器组态和寄存器组合存器组态和寄存器组合I/O组态。组态。8个宏

41、单元可以处于相同的个宏单元可以处于相同的组态，或者有选择地处于不同组态。组态，或者有选择地处于不同组态。(1) 专用输入组态专用输入组态 ：I/O可以作为输入端，提供可以作为输入端，提供给相邻的逻辑宏单元。给相邻的逻辑宏单元。 本级输入信号却来自本级输入信号却来自另一相邻宏单元。另一相邻宏单元。 此时此时AC1(n)1，AC00，使使TSMUX输出为输出为0，三态，三态输出缓冲器的输出呈现高输出缓冲器的输出呈现高电阻，本单元输出功能被电阻，本单元输出功能被禁止。禁止。0 1(2) 专用输出组态：专用输出组态： 本单元的反馈信本单元的反馈信号和相邻单元的信号号和相邻单元的信号都被阻断。都被阻断。

42、 异或门的输出不经过异或门的输出不经过D触发器，直接由处于使能触发器，直接由处于使能状态的三态门输出。状态的三态门输出。 通过编程，使第一通过编程，使第一条乘积项经过乘积项数条乘积项经过乘积项数据选择器作为或门的输据选择器作为或门的输入。入。 AC1(n)0，AC00，四路反馈数据选择器四路反馈数据选择器FMUX输出接在低电输出接在低电平。平。（3）寄存器组态：当）寄存器组态：当AC1(n)0，AC01时，如下图所示。时，如下图所示。或门的输入有或门的输入有8个乘积项。个乘积项。 此时此时OMUX选选中触发器的同相输中触发器的同相输出出Q端作为输出信号。端作为输出信号。 反馈输入信号来自反馈输

43、入信号来自D触发器的反相端。触发器的反相端。 OE、CLK作为输作为输出缓冲器的使能信号出缓冲器的使能信号和时钟，为公共端。和时钟，为公共端。4. GAL是继是继PAL之后具有较高性能的之后具有较高性能的PLD，和，和PAL相比，具有以相比，具有以 下特点：下特点：有较高的通用性和灵活性：有较高的通用性和灵活性：它的每个逻辑宏单元可以根据它的每个逻辑宏单元可以根据 需要任意组态，既可实现组合电路，又可实现时序电路。需要任意组态，既可实现组合电路，又可实现时序电路。(2) 100可编程：可编程：GAL采用浮栅编程技术，使与阵列以及逻采用浮栅编程技术，使与阵列以及逻 辑宏单元可以反复编程，当编程或

44、逻辑设计有错时，可辑宏单元可以反复编程，当编程或逻辑设计有错时，可 以擦除重新编程、反复修改，直到得到正确的结果，因以擦除重新编程、反复修改，直到得到正确的结果，因 而每个芯片可而每个芯片可100编程。编程。(3) 100%可测试：可测试：GAL的宏单元接成时序状态，可以通过测的宏单元接成时序状态，可以通过测 试软件对它们的状态进行预置，从而可以随意将电路置试软件对它们的状态进行预置，从而可以随意将电路置 于某一状态，以缩短测试过程，保证电路在编程以后，于某一状态，以缩短测试过程，保证电路在编程以后， 对编程结果对编程结果100可测。可测。(4) 高性能的高性能的E2COMS工艺：工艺：GAL

45、具有高速度、低功耗的特具有高速度、低功耗的特点，并且编程数据可保存点，并且编程数据可保存20年以上。年以上。（二）（二）GAL器件的编程方法和应用器件的编程方法和应用 对对GAL编程是设计电路的最后一个环节。除了对与阵编程是设计电路的最后一个环节。除了对与阵列编程之外，还要对逻辑宏单元进行编程，以达到预定的输列编程之外，还要对逻辑宏单元进行编程，以达到预定的输出逻辑关系。出逻辑关系。目前目前GAL的编程方法有两种：的编程方法有两种： 一种是早期的一种是早期的GAL器件编程需要使用专门的编程器，将器件编程需要使用专门的编程器，将需要编程的需要编程的GAL器件插入编程器进行编程，然后将编程后的器件

46、插入编程器进行编程，然后将编程后的GAL器件连接在电路中的系统。器件连接在电路中的系统。 另一种是新一代的另一种是新一代的GAL器件，可以脱离开编程器，直接器件，可以脱离开编程器，直接在设计者的电路系统上编程。在设计者的电路系统上编程。 这样应当具备这样应当具备GAL编程的开发系统：编程的开发系统：软件开发平台软件开发平台和和硬硬件编程设备件编程设备，而软件平台是不可缺少的。，而软件平台是不可缺少的。 与与PAL、GAL相比，相比，CPLD的集成度更高，有更多的的集成度更高，有更多的输入端、乘积项和更多的宏单元；输入端、乘积项和更多的宏单元；每个块之间可以使用可编程内部连线每个块之间可以使用可

47、编程内部连线(或者称为可编程或者称为可编程的开关矩阵的开关矩阵)实现相互连接。实现相互连接。CPLD器件内部含有多个逻辑块，每个逻辑块都相当于器件内部含有多个逻辑块，每个逻辑块都相当于一个一个GAL器件器件;6.2.4复杂可编程逻辑器件复杂可编程逻辑器件CPLD 逻辑块 逻辑块 逻辑块 逻辑块 逻辑块 逻辑块 逻辑块 逻辑块 一、一、 CPLD的结构的结构 可 编 程 内 部 连 线 矩 阵 I/O I/O 更多成积项、更多宏单元、更多的输入信号。更多成积项、更多宏单元、更多的输入信号。通用的通用的CPLD器件逻辑块的结构器件逻辑块的结构 内部内部可编可编程连程连线区线区 n n 宏单元宏单元

48、 1 1 宏单元宏单元 2 2 宏单元宏单元 3 3 可编可编程乘程乘积项积项阵列阵列 乘积乘积项分项分配配 宏单元宏单元 m m 内部内部可编可编程连程连线区线区 m m m m I/OI/O 块块 Xilnx XG500: 90个个36变量的乘积项变量的乘积项,宏单元宏单元36个个Altera MAX7000:80个个36变量的乘积项变量的乘积项,宏单元宏单元16个个 到上一个宏单元到上一个宏单元 来自上一个宏单元来自上一个宏单元 乘积项分配电路乘积项分配电路 G G3 3 S S8 8 G G2 2 G G1 1 S S6 6 S S7 7 乘积乘积项置项置位位 全局复位全局复位 M M

49、2 2 S S1 1 S S2 2 S S3 3 S S4 4 S S5 5 1 1 0 0 M M1 1 M M4 4 G G5 5 G G4 4 全局时钟全局时钟 3 3 S S R R D/TD/T C CLKLK FFFF M M5 5 全局置位全局置位 乘积项乘积项复位复位 乘积项输出使能乘积项输出使能 OEOE M M3 3 到内部可编到内部可编程连线区程连线区 PTOE PTOE 到下一个宏单元到下一个宏单元 来自下一个宏单元来自下一个宏单元 到到 I/OI/O 单元单元 OUTOUT 到到 I/OI/O 单元单元 3 3 XG500系列乘积项分配和宏单元可编程可编程数据分配数据

50、分配器器可编程数据可编程数据选择器选择器宏输出宏输出可编程内部连线可编程内部连线可编程内部连线的作用是实现逻辑块与逻辑块之间、逻辑块与可编程内部连线的作用是实现逻辑块与逻辑块之间、逻辑块与I/O块之间以及全局信号到逻辑块和块之间以及全局信号到逻辑块和I/O块之间的连接。块之间的连接。 连线区的可编程连接一般由连线区的可编程连接一般由E2CMOS管实现。管实现。可编程连接原理图可编程连接原理图 内部连线内部连线 宏单元或宏单元或I/O 连线连线 E2CMOS 管管 T 当当E2CMOS管被编程为导通时，管被编程为导通时，纵线和横线连通；未被编程为截纵线和横线连通；未被编程为截止时，两线则不通止时

51、，两线则不通。I/O单元是单元是CPLD外部封装引脚和内部逻辑间的接口。每个外部封装引脚和内部逻辑间的接口。每个I/O单元对应一个封装引脚，对单元对应一个封装引脚，对I/O单元编程，可将引脚定单元编程，可将引脚定义为输入、输出和双向功能。义为输入、输出和双向功能。 I/O单元单元 到其他到其他 I/O 单单元元 输入缓冲输入缓冲 输出缓冲驱输出缓冲驱动动 VCCINT D1 D2 VCCIO I/O 1 0 M 到到内内部部可可编编程程连连线线区区 OUT PTOE 来来自自宏宏单单元元 全全局局输输出出使使能能 可编程可编程接地接地 可编程可编程 上拉上拉 摆率摆率控制控制 到其他到其他 I/O 单元单元 r r r OE 数据选择器数据选择器提供提供OE号。号。OE=1, I/O引引脚为输出脚为输出二、二、CPLD编程简介编程简介编程过程（编程过程（Download或或Configure）：将编程数据写入这些）：将编程数据写入这些单元的过程。单元的过程。用户在开用户在开发软件中发软件