数字电子技术(校对稿最新)------教学课件,很不错.ppt

1、第一章数字电路基础，由2，1数字电路基础，数字电路，普通组合数字IC组成。构成数字IC的主流是使用双极电晶体TTL型IC和MOS FET的CMOS型IC。3，1.1阀电平和H，L的实际数字IC是处理电压高或电压低的二值状态的设备。按照所示设置电压。如果信号电压高于该电压，则为H；如果低于该电压，则为L；在H和L范围内的信号前卫差异完全被忽略。4，这样得到的信号在严格的意义上被称为数字信号。此外，设定的电压值称为阀层级。5，具有抵抗来自数字信号外部的干扰和不确定性的特性，即抗噪声。即使有一定的噪音，信息也不会丢失。如果模拟信号牙齿有这种噪音无法复原，就会失去大量原始信息。6，阀平度的值不是随机取

2、用的，而是取决于当时使用的数字电路元件特性。设计数字电路时，必须事先知道牙齿值多少钱。此外，阀平面在实际元件中不是值，必须具有特定振幅。现在，一个元件的输出高电平约为4.8V，低电平约为0.2V，阀电平为1.41.2V。7，当发送该元件的输出信号，然后作为输入信号传递到具有相同特性的元件时，即使降低到1.4V，也将高电平处理为高电平，即使低电平上升到1.2V，也将低电平处理为低电平。也就是说，H有4.8V-1.4V=3.4V，L有1.2V-0.2V=1.0V的空间。也就是说，即使噪音增加，在牙齿范围内波动的话，高电平和低电平也可以完全分离。牙齿范围称为噪声容差。8，范例1.1阀平面为2.0V0

3、.1V、1.8V0.15V、2.3V0.1V、2.2V0.2V和1.6V0.05V的五个元件组成的数字电路。高/低输出级别分别为5V、0.2V时，高/低级别侧的噪声容限分别是多少？9，1.2数字IC的实现通过下图分析。10，现在，如果将输入都设置为H，则两个二极管都关闭。因此，输出变为L，因为电晶体基底有足够的电流，并且处于饱和状态。(阿尔伯特爱因斯坦，美国电视电视剧，成功)输入的项目之一是L，那么L侧的二极管就成为传导，电流通过Rb从二极管流出。结果是，电晶体基座-发射极之间的电位差接近0V，基极电流为零，电晶体(OFF)为关闭状态(OFF)。因此，对于牙齿，输出为h。即使两个输入都是L，也

4、是相同的。11，但是牙齿电路实际应用中有不方便的地方。也就是说，输入H和L边界。换句话说，牙齿电路阀等于低电平的0V。这是因为电晶体基极到发射极之间的二极管，电晶体基极无电流的临界条件是输入电压为0V，即输入电压比0V稍高，基极到发射极之间的电位差异也大于Vbe，基极电流流，电晶体传导。12，希望阀平度在可能的高平度和低平面之间，因此必须从0V开始平度。(David aser，Northern Exposure(美国电视电视剧，阀门)要提高阀门水平，只需提高电晶体底座上有电流的电压。因此，不能改变电晶体本身的基准-发射极之间的电压降。我们使用两个二极管连接。13，这样，如果基底有电流，就要施加

5、二极管正向压降成分的高电压。也就是说，平等地提高电晶体基极电流开始流动的电压。二极管正向电压Vdf通常为0.65V，因此阀平面约为1.3V。14，电阻Rg充当两个茄子。没有电阻的电路，在电晶体结束时通过基极-集电极结流向基极的反向泄漏电流，由于输入面关闭二极管，没有下落，最终在基极通过发射台。牙齿基极电流扩大到Hfe的倍，成为集电极电流，降低出口高电平也是耐压下降的原因。牙齿电流被称为发射极接地的基准开放电极截止电流Iceo。15，Vcc是5V耐压降，不是重大故障，但高平下降是问题。高平下降到阀门平底以下，电路操作错误，不能发挥电路功能。因此，在纪宁-发射极之间连接电阻，泄漏电流通过电阻流入接

6、地极，通过纪宁电流流通，防止高平降低。牙齿电阻电压不能将电晶体基准电压提高到基准传导。例如，即使是10UA的泄漏电流，基准电压也只会上升0.05V，电晶体状态完全关闭。16，电阻的另一个作用是提高电路的工作速度。如果输入全部为H，则电晶体中的电流可以通过电阻Rb畅通无阻。因此，在基极-集电极上积累过剩电荷，保持饱和，确保电晶体通道的安全。如果其中一个或两个输入方突然更改为L，则电晶体路径从传导更改为闭合，因此需要考虑输出从L更改为H的情况。这是流入基座的电流0毫安。17，但在基极-集电极上没有积累电荷Q之前，电晶体电源继续通。也就是说，除非电荷被集电极电流完全消耗，否则电晶体状态不会截止。因此

7、，如果输入L，则输出为H，但延迟会增加。如果基极连接到电阻，那么基极将被牙齿电阻接地，即使处于基极输入端的二极管牙齿涂层，基极-集电极节点积累的电荷也可以直接在基极放电。18，如果将积累的过剩电荷设置为Q，并在ts时间内消失，则放电电流的平均值为Idis=Q/ts，在安装电阻时，放电电流Idis分类为电阻。假设所有IDIS均分类为电阻(Idis)，则产生的电压降不像在电晶体基座电路(基座)中流动那么大，集电极电流为放电电流Idis，Ic=Idis=Q/tse，20，其中tse是电阻安装时的放电时间。聚合电极电流Ic是相同的值，具体取决于负载电路、是否有电阻。因此，如果将两个牙齿表达式的Ic设置

8、为相同，则可以获得tsn=(1 Hfe)*tse。这表明，在没有电阻安装的情况下，电阻安装时(1 HFE)的时间(1 HFE)的时间(1 Hfe)，基极-集电极结的超额电荷放电。21，1.3 TTL IC的特性，N-TTL、S-TTL、LS-TTL、AS-TTL、ALS-TTL、F-TTL等TTL系列均具有5V电源电压(vv TTL，22，N-TTL阀平度为0.61.5V，以室温(25)到1.3V为中心。LS-TTL以1V为中心，大约为0.81.1V，有一定的宽度。S-TTL阀级别高于LS-TTL整体。TTL阀平面是使用电晶体基座-发射极电压降Vbe设计的，因为Vbe随着温度变化而发生了巨大变

9、化，上述阀平面发生了波动。每个IC也有一些不连续的偏差，阀门平整的范围很可能进一步扩大到0.05V左右。23，TTL通常建议电源电压为4.75V5.25V。但是即使温度定了，电源电压也在牙齿范围内波动，阀门平度仍然需要变化。TTL的阀平度和输入/输出平度如下表所示。24、牙齿输入阀平度与输出平度的差异，即VOH min- VIH min和VIL max- VOL max是噪声中剩馀的余量，称为噪声容差。TTL设定阀平度和输出平度，即使输入几个接近的平度信号，通过TTL电路输出也可以再生平度。(David aser，Northern Exposure，美国电视电视剧，成功)因此，多个级别的连接T

10、TL牙齿可以稳定运行。25，此外，由于TTL的输出阻抗低，噪音很难趁机进入。也就是说，失去不太大的噪音容差，形成耐噪音结构。特别是由于低水平，电晶体饱和，只有0.3V的噪音容差。尽管如此，只要不把输出信号线拉得太长，就很稳定。但是，如果对牙齿低水平不注意几个IC之间的接地电位差，0.3V的容限很快就会被消耗掉。，26，示例根据上表1.2得出N-TTL、S-TTL、LS-TTL的噪声容差。27，1.4扇出，数字电路配置需要多级连接TTL牙齿。问题是，您可以从一个TTL连接多个TTL。也就是说，可以用一个TTL驱动多个TTL。一个电路有多个相同的电路连接称为扇出，可以连接的数量称为扇出。扇出数取决

11、于连接的前后电路输入和输出电流。28，前面表中总结了保证高电平和低电平的TTL额定标准输入和输出电流。例如，连接到N-TTL牙齿系列时，低级输出入口电流(输出Sink电流)IOL为16mA，低级输入电流(输入源电流)IIL为1.6mA是。29，高电平输出流出电流IOH为0.4mA，高电平输入电流IIH为40UA，扇出数为IOL/IIL和IOH/IIH中的较小值。对于牙齿，扇出数为10，因为16/1.6=10和400/40=10相等。30，TTL系列的6茄子相似连接的低级扇出数如下表所示：31，TTL输出低工作日时，电流从负载面流向驱动面。在高平，流向相反的方向。但是，低级电流IOL远远大于高级

12、电流IOH。因此，可以说是整个电路的IOL牙齿主要电流方向。这样，电流从负载面流向驱动面。将低级信息传递到负荷面的连接负荷称为源极负荷。TTL连接负载的一大特征是源极负载。32，示例1.3 LS-TTL可以驱动多少个N-TTL？试试扇出数。33，TTL消耗电流和消耗功率如下表所示，计算功率容量的方法是计算34，ICCL和ICCH的平均值，即当平均消耗电流等于ICC=(ICCL ICCH)/2时总计ICC。如上表所示，LS-TTL、ALS-TTL功耗非常小。相反，S-TTL速度快，LS-TTL的功耗几乎是其10倍。35，示例1.4使用可容纳4个基本门的5个N-TTL、2个S-TTL和10个LS-

13、TTL的基本电路，电源容量是多少？36，1.5转换属性，对于TTL中的输出，输入更改与延迟一起显示为传输延迟时间，如上所述。输入波形在高电平或低电平中精确稳定后，测量输出波形设定的高电平和低电平的区间，提供传输延迟时间。37，此时输出从高电平到低电平的传输延迟时间显示为tpdHL，从低电平到高电平的传输延迟时间显示为tpdLH。在实际应用中，即使输入波形和输出波形分别测量为高于高电平中点和低电平的值，也能很好地表示实际系统的运行。38，但是牙齿方法虽然表达简单，但最好不要设计奖项使用。因为根据设计，牙齿测量值不能得到允许度，有发生错误工作的危险。中点的电压值；N-TTL和S-TTL等于1.5V

14、，LS-TTL小于1.3V。39、TTL的tpdHL和tpdLH的标准和最大值如下表所示：40，如表中所示，N-TTL与LS-TTL几乎相同，并与S-TTL、AS-TTL和F-TTL进行了比较。它们是上表中的传记容量和电阻负荷，在连接条件下测量，如下图所示。41，传输延迟时间取决于负载值，但实际上，由于TTL的输出阻抗较低，因此负载对传输延迟没有太大影响。在电路设计中，通过定义tpdHL和tpdLH的平均值，即平均传输延迟tpd=(tpdHL tpdLH)/2，可以使用tpd*N计算N级TTL串行连接的电路信号延迟。因此，传输延迟时间是决定电路操作速度的重要因素。42如上所述，tpdLH的大部

15、分是由于输出电晶体等过剩电荷立即不为零牙齿，而tpdHL是由于TTL内外电容充电的时间和电晶体，以及二极管本身的业务延迟造成的。一般tpdHL值小于tpdLH值。此外，如果输入侧连接了很多端口，则由于输入二极管或多个发射电晶体基座-发射极间反向电容充电，延迟会增加。因此，输入数较多的电路tpdLH有所增加。，43，示例1.5 N-TTL为级别3，S-TTL为级别2，LS-TTL为级别6。连接电路的平均传输延迟是多少？44，1.6 CMOS IC的基础，1.6.1 MOS FET的原理位于N型半导体基底上，在由P型半导体构成的外部安装门上电压。因此，与这里产生的电场强度成正比的N型半导体的载流子

16、(N型半导体的电子)，从电极一侧聚集(靠近)到中央，形成耗竭层。结果现有部分(称为沟)的宽度由门电压控制。45，因此，由于沟渠的多数沟(电子)的电导率(即沟渠的电阻值)牙齿发生了变化，因此在沟渠两端设置的电极，即泄漏极(D)和源极(S)之间的电流(泄漏电流)在相同的电位VDS中发生了变化。FET基本上可以看作是电压控制的可变电阻组件。46，MOS FET分为N型半导体用于沟渠的N通道MOS(NMOS)和P型半导体用于沟渠的P通道MOS(PMOS)。前者是载流子，后者是孔载流子。NMOS和PMOS只是载流子差异，工作原理是一样的。NMOS通过源极(信号源)的平面高度(H)。47，使用MOS FE

17、T制作数字IC早期，制造简单，仅适用于PMOS。但是PMOS由于载流子空穴来风，移动率比电子低，所以工作速度慢。所以现在更快的NMOS和CMOS多用于数字IC。48，1.6.2 CMOS的基本电路；CMOS在同一芯片上配置了PMOS和NMOS，如基本电路下图所示。49，上面是PMOS，下面是NMOS。如果输入h，则PMOS关闭，NMOS打开，输出为L。相反，如果输入L，则通过PMOS，NMOS退出，输出输出为H。因此，CMOS可以用非常简单的电路配置来配置基本电路。50，另外，在静态情况下，相对NMOS或PMOS一方必须处于打开状态，因此没有电流通过。输入方向门极通过施加电压达到电场效应，所以门电流基本不流动。因此，与CMOS和TTL相比，功耗极低的电路是CMOS的一大特征。51，在CMOS中，NMOS和PMOS中的语句输入绝缘，输入阻抗高度很高，因此，当输入切换到H或L时，只有微笑电流流动。然后用牙齿电流充电和放电控制沟渠。与电容器等效的放电，如下图所示。52，牙齿充电放电电流是前一级CMOS传导末端的MOS，提供CR充电放电特性。因此，比较CMOS和TTL等通常会延迟操作速度。53，CMOS的输入电平原则上，H为电源电压VDD，L为0V，阀电平为