第1章 Verilog HDL的基本知识

西安邮电大学微电子系第一章VerilogHDL概述

集成电路的过去、现在和未来行业回顾

－1904年，弗莱明发明了第一只电子二极管（真空二极管）标志着世界从此进入了电子时代。－1907年，德福雷斯特向美国专利局申报了真空三极管的发明专利，使得电子管才成为实用的器件。－1947年12月，Bell实验室肖克利发明第一只晶体管（点接触三极管），标志了晶体管时代的开始。－1958年，TI基尔比研制成功第一块数字IC，宣布电子工业进入了集成电路时代。四十二年后获诺贝尔物理学奖。70年代初:SSI(SmallScaleIntegration),仅包含几个逻辑门，（1到10个门不等），实现一些基本的“与非”或“或非”逻辑。几年后,MSI(MediumScaleIntegration),做成常用功能块,计数器,译码器等。80年代开始进入LSI(LargeScaleIntegration),较强的集成功能,开始出现16位处理器,MotoralM68000(7万个晶体管),Intel80286(12.5万个晶体管),80386(27.5万个晶体管)等。90年代:VLSI(VeryLargeScaleIntegration),具有电路与系统的单片集成功能。32位处理器,80486,超过100万个晶体管;98年PentiumIII1000万个晶体管。ULSI(UltraLSI),GLSI(GiantLSI)，SOC/SOPC系统:IntelPrescott系列处理器(正式为Pentium4E),内部集成一亿两千五百万个晶体管；2GHz的Pentium-M移动芯片。1.1硬件描述语言HDL1、硬件描述语言(HDL)是一种用来描述数字电路结构、功能和设计数字逻辑系统的语言。数字逻辑电路设计者利用这种语言来描述自己的设计思想，然后利用电子设计自动化(在下面简称为EDA)工具进行仿真，再自动综合到门级电路，再用集成电路或FPGA等实现其功能。2、这种称之为高层次设计(High-Level-Design)的方法已被广泛采用。据统计，在美国硅谷目前约有90％以上的ASIC和FPGA已采用硬件描述语言方法进行设计3、VHDL和VerilogHDL语言先后成为IEEE标准。1.2VerilogHDL的历史1.什么是VerilogHDL

VerilogHDL是硬件描述语言的一种，用于数字电子系统设计。用它来进行各种级别的逻辑设计，可以用它进行数字逻辑系统的仿真验证、时序分析、逻辑综合。它是目前应用最广泛的一种硬件描述语言。几乎所有著名大学的电子和计算机工程系都讲授Verilog有关的课程。

2.VerilogHDL的产生及发展

1983年，VerilogHDL是由GDA(GateWayDesignAutomation)公司的PhilMoorby首创的；1984-1985年，Moorby设计出了第一个关于Verilog-XL的仿真器；1986年，他对VerilogHDL的发展又作出了另一个巨大贡献：即提出了用于快速门级仿真的XL算法；1989年，随着Verilog-XL算法的成功，VerilogHDL语言得到迅速发展；Cadence公司(CadenceDesignSystem)收购了GDA公司，VerilogHDL语言成为Cadence公司的私有财产。1990年，Cadence公司决定公开VerilogHDL语言，于是成立了OVI(OpenVerilogInternational)组织来负责VerilogHDL语言的发展。基于VerilogHDL的优越性，IEEE于1995年制定了VerilogHDL的IEEE标准，即VerilogHDL1364-1995。1.3VerilogHDL和VHDL的比较其共同的特点：能形式化地抽象表示电路的结构和行为、支持逻辑设计中各层次与领域的描述、可借用高级语言的精巧结构来简化电路的描述、具有电路仿真与验证机制以保证设计的正确性、支持电路描述由高层到低层的综合转换、硬件描述与实现工艺无关（有关工艺参数可通过语言提供的属性包括进去）、便于文档管理、易于理解和设计重用。各自的特点：由于VerilogHDL拥有更广泛的设计群体，所以成熟的资源也远比VHDL丰富。最大优点是：是一种非常容易掌握的硬件描述语言，只要有C语言的编程基础，通过二十学时的学习，再加上一段实际操作，一般同学可在二至三个月内掌握这种设计技术。而掌握VHDL设计技术就比较困难。这是因为VHDL不很直观，需要有Ada编程基础，一般认为至少需要半年以上的专业培训，才能掌握VHDL的基本设计技术。目前版本的VerilogHDL和VHDL在行为级抽象建模的覆盖范围方面也有所不同。一般认为VerilogHDL在系统级抽象方面比VHDL略差一些，而在门级开关电路描述方面比VHDL强得多。

VHDL

VITAL

系统级

算法级

寄存器传输级

逻辑门级

开关电路级

行为级的抽象

VerilogHDL与VHDL建模能力的比较

Verilog用EDA设计数字系统的流程

HDL

设计文件

HDL

功能仿真

HDL综合

优化、布局布线

布线后门级仿真

电路功能仿真

电路图设计文件

电路制造工艺文件或FPGA码流文件

有问题

没问题有问题

没问题

有问题

没问题

与实现逻辑的物理器件有关的工艺技术文件确定实现电路的具体库名简单的VerilogHDL模块例[1.3]：modulemux2(out,a,b,sl);inputa,b,sl;outputout;

notu1（ns1，sl）；andu2（sela，a，nsl）；andu3（selb，b，sl）；oru4（out，sela，selb）；endmodule例中not、and、or是verilog内建逻辑门器件。程序通过调用实例元件来实现其功能。逻辑功能的门级结构描述abslselbselanslVerilogHDL简单模块小结通过上面的例子可以看到:VerilogHDL程序是由模块构成的，模块是可以进行层次嵌套。每个模块要进行端口定义,并说明输入输出口,然后对模块的功能进行逻辑描述。逻辑描述方法有：门级结构描述、数据流描述、行为描述。VerilogHDL程序的书写格式自由,一行可以写几个语句,一个语句也可以分写多行。除了endmodule语句外,每个语句和数据定义的最后必须有分号。可以用/*.....*/和//...对VerilogHDL程序的任何部分作注释。一个好的,有使用价值的源程序都应当加上必要的注释,以增强程序的可读性和可维护性。模块的结构Verilog的基本设计单元是“模块”(