中央处理器习题参考答案1

1、1.请在括号内填入适当答案。在 CPU 中:（1）保存当前正在执行的指令的寄存器是（指令寄存器 IR）;（2）保存当前正要执行的指令地址的寄存器是（程序计数器 PC）;（3）算术逻辑运算结果通常放在（通用寄存器）和（数据缓冲寄存器 DR）2.参见下图（课本 P166 图 5.15）的数据通路。画出存数指令STAR1,（R2）的指令周期流程图，其含义是将寄存器 R1 的内容传送至（R2）为地址的主存单元中。标出各微操作信号序列。SB12.1解：STAR1,（R2）指令是一条存数指令，其指令周期流程图如下图所示:PC*GjAR(R/而二RDRojG,IRG,DR1GjARjR/南二南3.参见课本

2、P166 图 5.15 的数据通路，画出取数指令LDA(R3),RO的指令周期流程图,其含义是将(R3)为地址的主存单元的内容取至寄存器 R0 中，标出各微操作控制信号序列,5 .如果在一个 CPU 周期中要产生 3 个脉冲 T1=200ns,T2=400ns,T3=200ns,试画出时序产生器逻辑图。解：节拍脉冲 T1,T2,T3的宽度实际等于时钟脉冲的周期或是它的倍数，此时 T1=T3=200ns,T2=400ns,所以主脉冲源的频率应为 f=1/T1=5MHZ。为了消除节拍脉冲上的毛刺，环型脉冲发生器可采用移位寄存器形式。下图画出了题目要求的逻辑电路图和时序信号关系。根据关系，节拍脉冲

3、T1,T2,T3的逻辑表达式如下：T1=C1-二，T2=;T3=6 .假设某机器有 80 条指令，平均每条指令由 4 条微指令组成，其中有一条取指微指令是所有指令公用的。已知微指令长度为 32 位，请估算控制存储器容量。解：微指令条数为：(4-1)X80+1=241 条取控存容量为：256X32 位=1KB7 .某 ALU 器件使用模式控制码 M,S3,S2,S1,C 来控制执行不同的算术运算和逻辑操作。下表列出各条指令所要求的模式控制码，其中 y 为二进制变量，F 为 0 或 1 任选。试以指令码(A,B,H,D,E,F,G)为输入变量，写出控制参数 M,S3,S2,S1,C 的逻辑表达式。

4、指令用S3S2S1CALB00110H,D0110_1E00101yF0111YG1011_解：M=GS3=H+D+FS2=1S1=H+D+ES1=H+D+EC=H+D+(E+F)y8 .某机有 8 条微指令 I1-I8，每条微指令所包含的微命令控制信号如下表所示。离命令信号a-j 分别对应 10 种不同性质的微命令信号。假设一条微指令的控制字段为 8 位，请安排微指令的控制字段格式。解：经分析，(e,f,h)和(b,i,j)可分别组成两个小组或两个字段，然后进行译码，可得六个微命令信号，剩下的 a,c,d,g 四个微命令信号可进行直接控制，其整个控制字段组成如-efhIlli-bij11Ma

5、cd译码译宿01:e01:b10: f10:i11：h11：j10 .某计算机有如下部件：ALU,ALU,移位器，主存 M M 主存数据寄存器 MDRMDR 主存地址寄存器 MARMAR 指令寄存器 IR,IR,通用寄存器 R RR,暂存器 C C 和 D D。(1)(1)请将各逻辑部件组成一个数据通路，并标明数据流向。(2)(2)画出“ADDRi,(R2)ADDRi,(R2)”指令的指令周期流程图，指令功能是(Ri)(Ri)+ +(R2)(R2)一RI。解：(1)(1)各功能部件联结成如图所示数据通路：送当前指令地址到 MAR取当前指令到 IR,PC+1,为取下条指令做好准备(C)+(D)f

6、R(C)+(D)fR7T-7-图 B6.5B6.5( (说明)：取 R R 操作数一 C C 暂存器。：下:微指令控制字段二07060504030201OO(2)(2)此指令为 RSRS 型指令，一个操作数在R Ri中，另一个操作数在 R R2为地址的内存单元中,相加结果放在 R Ri中送地址到 MARMAR：取出内存单元中的操作数一 D D 暂存器。：相加后将和数一 Ro11 .已知某机采用微程序控制方式，其控制存储器容量为 512512 冲 8(8(位)。微程序可在整个控制存储器中实现转移，可控制微程序转移的条件共 4 4 个，微指令采用水平型格式，后继微指令地址采用断定方式。请问：(1)

7、(1)微指令中的三个字段分别应为多少位？(2)(2)画出围绕这种微指令格式的微程序控制器逻辑框图。解：(1)(1)假设判别测试字段中每一位作为一个判别标志，那么由于有 4 4 个转移条件，故该字段为 4 4 位；又因为控存容量为 512512 单元，所以下地址字段为 9 9 位，。微命令字段则是：(48(484 49)9)=35=35 位。(2)对应上述微指令格式的微程序控制器逻辑框图如下图所示。其中微地址寄存器对应下地址字，P 字段即为判别测试字段，控制字段即为微命令字段，后两部分组成微指令寄存器。地址转移逻辑的输入是指令寄存器的 OP 码、各种状态条件以及判别测试字段所给的判别标志(某一位

8、为 1),其输出用于控制修改微地址寄存器的适当位数，从而实现微程序的分支转移(此例微指令的后继地址采用断定方式)。12 .今有 4 级流水线分别完成取值、指令译码并取数、运算、送结果四步操作，今假设完成各步操作的时间依次为 100ns,100ns,80ns,50ns。请问：(1)流水线的操作周期应设计为多少？(2)若相邻两条指令发生数据相关， 而且在硬件上不采取措施， 那么第二条指令要推迟多少时间进行。(3)如果在硬件设计上加以改进，至少需推迟多少时间？解:(1)流水线的操作时钟周期 t 应按四步操作中最长时间来考虑，所以 t=100ns；(2)两条指令发生数据相关冲突情况：ADDR1,R2,

9、R3;R2+R3-R1SUBR4,R1,R5;R1-RSR4两条指令在流水线中执行情况如下表所示：时钟1234567ADDIFIDEXWBSUBIFIDEXWB不采取措施IFIDEX采取措施IFIDEXWBADD 指令在时钟 4 时才将结果写入寄存器 R1 中，但 SUB 指令在时钟 3 时就需读寄存器 R1 了,显然发生数据相关，不能读到所需数据，只能等待。如果硬件上不采取措施，第 2 条指令 SUB 至少应推迟 2 个操作时钟周期，即 t=2x100ns=200ns；(3)如果硬件上加以改进(采取旁路技术),这样只需推迟 1 个操作时钟周期就能得到所需数据，即 t=100ns。15.用定量

10、描述法证明流水计算机比非流水计算机具有更高的吞吐率。解：衡量并行处理器性能的一个有效参数是数据带宽(最大吞吐量)，它定义为单位时间内可以产生的最大运算结果个数。设 P1 是有总延时 T1的非流水处理器，故其带宽为 1/T1。又设 Pm 是相当于 PIm 段流水处理器延迟时间 Tr,故 Pm 的带宽为 1/(Tc+Tr)。如果 Pm 是将 P1划分成相同延迟的若干段形成的，则 T1mTc 因此 P1的带宽接近于 1/mTc,由此可见，当 mTcTc+Tr 满足时，Pm 比 P1具有更大的带宽。16.流水线中有三类数据相关冲突：写后读(RAW 相关；读后写(WAR 相关；写后写(WAW 相关。判断

11、以下三组指令各存在哪种类型的数据相关。I1LADR1,A;M(A)-R1,M(A)是存储器单元I2ADDR2,R1;(R2)+(R1)-R2I3ADDR3,R4;(R3)+(R4)-R3I4MULR4,R5;(R4)X(R5)-R4I5LADR6,B;M(B)-R6,M(B)是存储器单元I6MULR6,R7;(R6)X(R7)-R6解：(1)写后读(RAW 相关；(2)读后写(WAR 相关，但不会引起相关冲突；(3)写后读(RAW 相关、写后写(WAWV 相关17 .参考教科书图 5.42 所示的超标量流水线结构模型，现有如下 6 条指令序列:一 R1,M(B)是存储器单元(R1)一 R2X(R4)一 R3十(R5)一 R4一 R6,M(A)是存储器单元十(R7)一 R6请画出：(1)按序发射按序完成各段推进情况图(2)按序发射按序完成的流水线时空图解：(1)译码段执行段写蛇时钟11122121131314121141516121413516