工艺流程-现代cmos工艺基本流程课件(ppt 140页)

1 现代现代 CMOS工艺工艺 基本流程基本流程 第九章 工艺集成 艺基本流程 知识回顾 2 n 半导体衬底 n 掺杂 n 氧化 n 光刻技术 n 刻蚀技术 n 薄膜技术 工艺集成 3 集成电路的工艺集成： 运用各类单项工艺技术（外延、氧化、气相沉积、光 刻、扩散、离子注入、刻蚀以及金属化等工艺）形成电路 结构的制造过程。 薄膜形成 光刻 掺杂、刻蚀 工艺集成 4 形成薄膜：化学反应， PVD， CVD，旋涂，电镀； 光刻：实现图形的过渡转移； 改变薄膜：注入，扩散，退火； 刻蚀：最后图形的转移； 器件的制备： 各种工艺的集成 MOS， CMOS， 工艺目的： 工艺的选择 5 工艺条件： 温度 , 压强 , 时间 , 功率 , 剂量 ,气体流量 , 工艺参数： 厚度 , 介电常数 , 应力 , 浓度 , 速度 , 器件参数 ： 阈值电压 , 击穿电压 , 漏电流 , 增益 , 一、集成电路中器件的隔离 6 由于 MOSFET的源、漏与衬底的导电类型不同， 所以本身就是被 PN结所隔离，即自隔离 (self-isolated)； MOSFET晶体管是自隔离，可有较高的密度， 但邻近的器件会有寄生效应； LOCOS 隔离 7 希望场区的 VT大 ,保证寄生 MOSFET的电流小于 1pA ； 增加场区 VT 的方法 : 场氧化层增厚 :栅氧化层的 7-10倍； 增加场氧化区下面掺杂浓度 (Channel-Stop Implant ， 沟道阻断注入 )； LOCOS隔离工艺 8 氮化硅 P型 衬底 p+p+ P型 衬底 氮化硅 p+p+ SiO2 LOCOS隔离工艺 9 Birds Beak 10 二、金属化与多层互连 金属及金属性材料在集成电路技术中的应用被称为金属化。 按其在集成电路中的功能划分， 金属材料可分为三大类： MOSFET栅电极材料： 早期 nMOS集成电路工艺中使用较多的 是 铝栅 ，目前 CMOS集成电路工艺技术中最常用的是 多晶硅栅 。 互连材料： 将芯片内的各独立元器件连接成具有一定功能的电路 模块。 铝 是广泛使用的互连金属材料，目前在 ULSI中， 铜 互连金属 材料得到了越来越广泛的运用。 11 接触材料： 直接与半导体接触，并提供与外部相连的连接点。 铝 是一种常用的接触材料，但目前应用较广泛的接触材料是 硅化物 ，如 铂硅 (PtSi)和钴硅 (CoSi2)等。 集成电路中使用的金属材料，除了常用的金属如 Al， Cu， Pt， W 等以外，还包括 重掺杂多晶硅、金属硅化物、金属合金 等金属性材 料。 2.1、集成电路对金属化材料特性的要求 12 与 n+， p+硅或多晶硅能够 形成欧姆接触 ，接触电阻小； 长时期在较高电流密度负荷下， 抗电迁移 性能要好； 与绝缘体（如 SiO2）有良好的 附着性 ； 耐腐蚀 ； 易于淀积和刻蚀 ； 易于键合 ，而且键合点能经受长期工作； 多层互连要求 层与层之间绝缘性好 ，不互相渗透和扩散。 13 1.1 铝是一种经常被采用的金属互连材料，主要优点是 : 在室温下的电阻率仅为 2.7cm； 与 n+、 p+硅或多晶硅的欧姆接触电阻可低至 10-6/cm2； 与硅和磷硅玻璃的附着性很好； 经过短时间热处理后，与 SiO2、 Si3N4等绝缘层的黏附性很好； 易于淀积和刻蚀。 金属铝膜的制备方法 铝应用于集成电路中的互连引线，主要是采用 溅射方法制备 ，淀积速 率快、厚度均匀、台阶覆盖能力强。 2.1 .1 铝 Al/Si接触中的几个物理现象 (1) Si在 Al中的扩散 Si在 Al中的溶解度比较高， 在 Al与 Si接触处， 在退火过程中， 会有 大量 的 Si原子溶到 Al中 。 溶解 量 不仅与退火温度下的溶解度 有关 ， 还与 Si在 Al中的扩散情况有关。 在 400-500 退火温度范围内， Si在 Al薄膜中的扩散系数比在晶 体 Al中大 40倍。这是因为 Al薄膜通常为多晶，杂质在晶界的扩散 系数远大于在晶粒内的扩散系数。 (2) Al与 SiO2的反应 Al与 SiO2反应对于 Al在集成电路中的应用十分重要： Al与 Si接触时，可以 “吃 ”掉 Si表面的自然氧化层，使 Al/Si 的欧姆接触电阻降低； Al与 SiO2的作用改善了集成电路中 Al引线与下面 SiO2的黏 附性。 Al/Si接触中的尖楔现象 宽度为 w，厚度为 d的铝引线 ，与硅接触的接触孔 面积 为 A，如图所示。 尖楔现象： 由于硅在铝中的溶解度较大，在 Al/Si接触中， Si在 Al膜的晶 粒 间界中快速扩散离开接触孔的同时， Al也会向接触孔内运动、填充因 Si离开而留下的空间。 如果 Si在接触孔内不是均匀消耗， Al就会在某些 接触点，像尖钉一样楔进 Si衬底中去，如果尖楔深度大于结深，就会使 pn结失效，这种现象就是 Al/Si接触中的尖楔现象。 1、 Al-Si合金 金属化引线 为了解决 Al的尖楔 问 题， 在纯 Al中加入硅至饱和，形成 Al-Si合 金 ， 代替纯 Al作为接触 和 互连材料。 但是， 在较高合金退火温度时溶解 在 Al中的硅，冷却过程中又从 Al中析出。 硅从 Al-Si合金薄膜中析出 是 Al-Si合金在集成电路中应用的主要限制 : 2、铝 - 掺杂多晶硅双层金属化结构 淀积铝薄膜之前，先淀积一层重磷或重砷掺杂 的 多 晶 硅薄膜，构成 Al-重磷 (砷 )掺杂多晶硅 双层金属化 结构 。 Al - 掺杂多晶硅双层金属化结构已成功地应用于 nMOS工艺中。 3、铝 -阻挡层结构 在铝与硅之间淀积一 个 薄 金属 层，替代重磷掺杂多晶硅层 ， 阻止 铝 与 硅 之间 的作用，从而 抑 制 Al尖楔 现象 。这层 金属 称为 阻挡层 。 为了形成好的欧姆接触，一般采用 双层结构， 硅化物作为欧姆接触 ， TiN、 TaN或 WN作为阻挡层 。 Al/Si接触中的改进 2.2.2 Cu作为互连材料 Cu的性质与铝不同 ， 不能采用传统的以铝作为互连材料的 布 线工艺。 以 Cu作为互连 的 集成技术是 IC制造技术进入到 0.18m及其以下时代必须 面对 的 挑战之一。 对以 Cu作为互连的工艺来说，目前被人们看好并被普遍采用 的 技术方 案是 双大马士革 (Dual Damascene) (双 镶嵌 )工艺 。 主要特点 ： 对任何一层进行 互连材料淀积 的同时 ，也对该层与下层 之间 的 通孔 (Via)进行填充 ， 而 CMP平整 化工艺只对导电金属层材料进行 。 与 传统的互连工艺相比， 工艺 步骤得到简化，工艺成本也相应降低。 利用溅射和 CVD方法对沟槽和通孔进行金属 Cu的填充淀积时，容易形 成孔洞，抗电迁移能力差。因此在 Cu互连集成工艺中，向通孔和沟槽中填 充 Cu的工艺，目前普遍采用的是 具有良好台阶覆盖性、高淀积速率的电镀 或化学镀的方法 。 电镀法 在电镀法填充 Cu的工艺中，一般是采用 CuSO4与 H2SiO4的混合溶液 作为 电镀液，硅片与外电源的负极相接，通电后 电镀液中的 Cu2+由于受到负电 极的作用被 Cu籽晶层吸引，从而实现了 Cu在籽晶层上的淀积 。 为了保证高可靠性、高产率及低电阻的通孔淀积， 通孔的预清洁工艺 、 势垒层和籽晶层的淀积工艺 ，通常需要在不中断真空的条件下、 在同一个 淀积系统中完成 。 化学镀与电镀工艺不同的是无需外接电源，它是 通过金属离子、还原 剂、复合剂、 pH调节剂等在需要淀积的表面进行电化学反应实现 Cu的 淀积 。 Cu-CVD工艺 尽管利用 CVD方法向通孔和沟槽中填充 Cu，可靠性比较差，但与电 镀或化学镀工艺相比，采用 CVD方法与 CMOS工艺有更好的工艺兼容 性。 因此，优化 Cu-CVD工艺，发展无空洞的厚膜淀积工艺，是 Cu-CVD 工艺的一个重要研究内容。 三、平坦化 22 在集成电路制造过程中，经过多步加工工艺以后，硅片表面已经很不 平整，特别是在金属化引线孔边缘处会形成很高的台阶。 台阶的存在将会影响淀积薄膜的覆盖效果，在底角处，薄膜有可能淀 积不到，使金属化引线发生断路，从而引起整个集成电路失效。台阶还 可能导致薄膜淀积生长过程中形成空洞。 随着互连层数的增加和工艺特征尺寸的缩小，对硅片表面平整度的要 求也越来超高， 金属层和介质层都需要进行平坦化处理，以减小或消除 台阶的影响，改善台阶覆盖的效果。 23 可以采用一些简单的方法改善硅片表面的平整度。 例如，对真空蒸发来说，改善台阶覆盖的方法，是使用 行星旋转式 真空淀积装置， 通过蒸发源和衬底相对方向的连续改变，有效地消除 蒸发死角，从而增加淀积率的均匀性。 也可采用 磷硅玻璃 (PSG)或硼磷硅玻璃 (BPSG)回流 ，使锐利的台阶 变得平滑，大大改善台阶覆盖状况。 图 (a)是没有平坦化图形； 图 (b)是第一类平坦化技术， 只是使锐利的台阶改变为平滑 ，台阶高度没有减小 ； 图 (c)是第二类平坦化技术， 可以使锐利的台阶变为平滑， 同时台阶高度减小。 通过再淀积一层 半平坦化的介 质层作为覆盖层 ，即可达到这 种效果，如在多晶硅上淀积 BPSG； 平坦化技术 图 (d)是第三类平坦化技术， 是使 局域达到完全平坦化 ，使 用牺牲层技术可以实现局域完 全平坦化； 图 (e)是第四类平坦化技术， 是整个硅片表面平坦化，化学 机械抛光 (CMP)方法就是可实 现整个硅片平坦化的方法。 四、 CMOS工艺 26 CMOS，全称 Complementary Metal Oxide Semiconductor，即 互补金属氧化物半导体，是一种大规模应用于集成电路芯片制造的原 料。采用 CMOS技术可以将成对的金属氧化物半导体场效应晶体管（ MOSFET）集成在一块硅片上。 27 Silicon Substrate P+ 2um 725um Silicon Epi Layer P 选择衬底 晶圆的选择 掺杂类型（ N或 P） 电阻率（掺杂浓度 ） 晶向 高掺杂 (P+)的 Si晶 圆 低掺杂 (P)的 Si外 延层 28 Silicon Substrate P+ Silicon Epi Layer P Pad Oxide 热氧化 热氧化 形成一个 SiO2薄层，厚度约 20nm 高温， H2O或 O2气氛 缓解后续步骤形成的 Si3N4对 Si衬底造成的应 力 29 Silicon Substrate P+ Silicon Epi Layer P- Silicon Nitride Si3N4淀积 Si 3N4淀积 厚度约 250nm 化学气相淀积 (CVD) 作为后续 CMP的停止层 30 Silicon Substrate P+ Silicon Epi Layer P- Silicon Nitride Photoresist 光刻胶成形 光刻胶成形 厚度约 0.51.0um 光刻胶涂敷、曝光和显影 用于隔离浅槽的定义 31 Silicon Substrate P+ Silicon Epi Layer P- Silicon Nitride Photoresist Si3N4和 SiO2刻蚀 Si3N4和 SiO2刻蚀 基于氟的反应离子刻蚀 (RIE) 32 Silicon Substrate P+ Silicon Epi Layer P- Silicon Nitride Photoresist Transistor Active Areas Isolation Trenches 隔离浅槽刻蚀 隔离浅槽刻蚀 基于氟的反应离子刻蚀 (RIE) 定义晶体管有源区 33 Silicon Substrate P+ Silicon Epi Layer P- Silicon Nitride Transistor Active Areas Isolation Trenches 除去光刻胶 除去光刻胶 氧等离子体去胶，把光刻胶成分氧化为气体 34 Silicon Substrate P+ Silicon Epi Layer P- Silicon Nitride Future PMOS Transistor Silicon Dioxide Future NMOS Transistor No current can flow through here! SiO2淀积 SiO2淀积 用氧化物填充隔离浅槽 厚度约为 0.51.0um，和浅槽深度和几何形 状有关 化学气相淀积 (CVD) 35 Silicon Substrate P+ Silicon Epi Layer P- Silicon Nitride Future PMOS Transistor Future NMOS Transistor No current can flow through here! 化学机械抛光 化学机械抛光 (CMP) CMP除去表面的氧化层 到 Si3N4层为止 36 Silicon Substrate P+ Silicon Epi Layer P- Future PMOS Transistor Future NMOS Transistor 除去 Si3N4 除去 Si3N4 热磷酸 (H3PO4)湿法刻蚀，约 180 37 Trench Oxide Cross Section Bare Silicon 平面视图 完成浅槽隔离 (STI) 38 Silicon Substrate P+ Silicon Epi Layer P- Future PMOS Transistor Future NMOS Transistor Photoresist 光刻胶成形 光刻胶成形 厚度比较厚，用于阻挡离子注入 用于 N-阱的定义 39 Silicon Substrate P+ Silicon Epi Layer P- Future NMOS Transistor Photoresist N- Well Phosphorous (-) Ions 磷离子注入 磷离子注入 高能磷离子注入 形成局部 N型区域，用于制造 PMOS管 40 Silicon Substrate P+ Silicon Epi Layer P- Future NMOS TransistorN- Well 除去光刻胶 41 Photoresist Silicon Substrate P+ Silicon Epi Layer P- Future NMOS TransistorN- Well 光刻胶成形 光刻胶成形 厚度比较厚，用于阻挡离子注入 用于 P-阱的定义 42 Silicon Substrate P+ Silicon Epi Layer P- Photoresist N- Well Boron (+) Ions P- Well 硼离子注入 高能硼离子注入 形成局部 P型区域，用于制造 NMOS管 硼离子注入 43 Silicon Substrate P+ Silicon Epi Layer P- N- Well P- Well 除去光刻胶 44 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well 退火 退火 在 6001000 的 H2环境中加热 修复离子注入造成的 Si表面晶体损伤 注入杂质的电激活 同时会造成杂质的进一步扩散 快速加热工艺 (RTP)可以减少杂质的扩散 45 Trench Oxide N- Well P- Well Cross Section 完成 N-阱和 P-阱 平面视图 46 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well Sacrificial Oxide 牺牲氧化层生长 牺牲氧化层生长 厚度约 25nm 用来捕获 Si表面的缺陷 47 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well 除去牺牲氧化层 除去牺牲氧化层 HF溶液湿法刻蚀 剩下洁净的 Si表面 48 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well Gate Oxide 栅氧化层生长 栅氧化层生长 工艺中最关键的一步 厚度 210nm 要求非常洁净，厚度精确 (1) 用作晶体管的栅绝缘层 49 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well Polysilicon 多晶硅淀积 多晶硅淀积 厚度 150300nm 化学气相淀积 (CVD) 50 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well Photoresist Channel Length Polysilicon 光刻胶成形 光刻胶成形 工艺中最关键的图形转移步骤 栅长的精确性是晶体管开关速度的首要决定 因素 使用最先进的曝光技术 深紫外光 (DUV) 光刻胶厚度比其他步骤薄 51 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well Photoresist Channel Length 多晶硅刻蚀 多晶硅刻蚀 基于氟的反应离子刻蚀 (RIE) 必须精确的从光刻胶得到多晶硅的形状 52 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well Gate Oxide Poly Gate Electrode 除去光刻胶 53 Trench Oxide N- Well P- Well Cross Section Polysilicon 平面视图 完成栅极 54 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well Gate Oxide Poly Gate Electrode Poly Re-oxidation 多晶硅氧化 多晶硅氧化 在多晶硅表面生长薄氧化层 用于缓冲隔离多晶硅和后续步骤形成的 Si3N4 55 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well Photoresist 光刻胶成形 光刻胶成形 用于控制 NMOS管的衔接注入 56 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well Photoresist Arsenic (-) Ions N Tip NMOS管衔接注入 NMOS管衔接注入 低能量、浅深度、低掺杂的砷离子注入 衔接注入用于削弱栅区的热载流子效应 57 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N Tip 除去光刻胶 58 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well Photoresist N Tip 光刻胶成形 光刻胶成形 用于控制 PMOS管的衔接注入 59 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well Photoresist BF2 (+) Ions N TipP Tip PMOS管衔接注入 低能量、浅深度、低掺杂的 BF2+离子注入 衔接注入用于削弱栅区的热载流子效应 PMOS管衔接注入 60 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N TipP Tip 除去光刻胶 61 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well Silicon Nitride Thinner Here Thicker Here N TipP Tip P Tip Si3N4淀积 Si 3N4淀积 厚度 120 180nm CVD 62 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well Spacer Sidewall N TipP Tip P Tip Si3N4刻蚀 Si 3N4刻蚀 水平表面的薄层 Si3N4被刻蚀，留下隔离侧 墙 侧墙精确定位晶体管源区和漏区的离子注入 RIE 63 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well Photoresist N TipP Tip 光刻胶成形 光刻胶成形 用于控制 NMOS管的源 /漏区注入 64 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well Photoresist Arsenic (-) Ions N+ Drain N+ SourceP Tip NMOS管源 /漏注入 NMOS管源 /漏注入 浅深度、重掺杂的砷离子注入，形成了重掺 杂的源 /漏区 隔离侧墙阻挡了栅区附近的注入 65 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP Tip 除去光刻胶 66 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ Source Photoresist P Tip 光刻胶成形 光刻胶成形 用于控制 PMOS管的源 /漏区注入 67 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well BF2 (+) Ions Photoresist N+ Drain N+ SourceP+ SourceP+ Drain PMOS管源 /漏注入 PMOS管源 /漏注入 浅深度、重掺杂的 BF2+离子注入，形成了重 掺杂的源 /漏区 隔离侧墙阻挡了栅区附近的注入 68 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ SourceP+ Drain Lightly Doped “Tips” 除去光刻胶和退火 除去光刻胶和退火 用 RTP工艺，消除杂质在源 /漏区的迁移 69 Trench Oxide Polysilicon Cross Section N- Well P- Well N+ Source/Drain P+ Source/Drain Spacer 平面视图 完成晶体管源 /漏极，电子器件形成 70 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source 除去表面氧化物 除去表面氧化物 在 HF溶液中快速浸泡，使栅、源、漏区的 Si 暴露出来 71 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source Titanium Ti淀积 Ti淀积 厚度 2040nm 溅射工艺 Ti淀积在整个晶圆表面 72 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source Titanium Silicide Unreacted Titanium TiSi2形成 TiSi2形成 RTP工艺， N2气氛， 800 在 Ti和 Si接触的区域，形成 TiSi2 其他区域的 Ti没有变化 称为自对准硅化物工艺 (Salicide) 73 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source Titanium Silicide Ti刻蚀 Ti刻蚀 NH4OH+H2O2湿法刻蚀 未参加反应的 Ti被刻蚀 TiSi2保留下来，形成 Si和金属之间的欧姆接 触 74 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source BPSG BPSG淀积 硼磷硅玻璃 (BPSG)淀积 CVD，厚度约 1um SiO2并掺杂少量硼和磷 改善薄膜的流动性和禁锢污染物的性能 这一层绝缘隔离器件和第一层金属 75 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source BPSG BPSG抛光 硼磷硅玻璃 (BPSG)抛光 CMP 在 BPSG层上获得一个光滑的表面 76 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source BPSG Photoresist 光刻胶成形 光刻胶成形 用于定义接触孔 (Contacts) 这是一个关键的光刻步骤 77 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source BPSG Photoresist 接触孔刻蚀 接触孔刻蚀 基于氟的 RIE 获得垂直的侧墙 提供金属和底层器件的连接 78 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source BPSG 除去光刻胶 79 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source BPSG Titanium Nitride TiN淀积 TiN淀积 厚度约 20nm 溅射工艺 有助于后续的钨层附着在氧化层上 80 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source BPSG Titanium Nitride Tungsten 钨淀积 钨淀积 CVD 厚度不少于接触孔直径的一半 填充接触孔 81 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source BPSG W Contact Plug 钨抛光 钨抛光 CMP 除去表面的钨和 TiN 留下钨塞填充接触孔 82 Trench Oxide Polysilicon Cross Section N- Well P- Well N+ Source/Drain P+ Source/Drain Spacer Contact 平面视图 完成接触孔，多晶硅上的接触孔没有出现 在剖面图上 83 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source BPSG W Contact Plug Metal1 Ti (200) - electromigration shunt TiN (500) - diffusion barrier Al-Cu (5000) - main conductor TiN (500) - antireflective coating Metal1淀积 第一层金属淀积 (Metal1) 实际上由多个不同的层组成 溅射工艺 84 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source BPSG W Contact Plug Metal1 Photoresist 光刻胶成形 光刻胶成形 用于定义 Metal1互连 85 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source BPSG W Contact Plug Metal1 Photoresist Metal1刻蚀 Metal1刻蚀 基于氯的 RIE 由于 Metal1由多层金属组成，所以需要多个 刻蚀步骤 86 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source BPSG W Contact Plug Metal1 除去光刻胶 87 Trench Oxide Polysilicon Cross Section N- Well P- Well N+ Source/Drain P+ Source/Drain Spacer Contact Metal1 平面视图 完成第一层互连 88 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source BPSG W Contact Plug Metal1 IMD1 IMD淀积 金属间绝缘体 (IMD)淀积 未掺杂的 SiO2 连续的 CVD和刻蚀工艺，厚度约 1um 填充在金属线之间，提供金属层之间的绝缘 隔离 89 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source BPSG W Contact Plug Metal1 IMD1 IMD抛光 IMD抛光 CMP 90 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source BPSG W Contact Plug Metal1 IMD1 Photoresist 光刻胶成形 光刻胶成形 用于定义通孔 (Vias) 91 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source BPSG W Contact Plug Metal1 Photoresist IMD1 通孔刻蚀 通孔刻蚀 基于氟的 RIE，获得垂直的侧墙 提供金属层之间的连接 92 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source BPSG W Contact Plug Metal1 IMD1 除去光刻胶 93 Tungsten Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source BPSG W Contact Plug Metal1 IMD1 W Via Plug TiN和钨淀积 TiN和钨淀积 同第一层互连 94 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source BPSG W Contact Plug Metal1 IMD1 W Via Plug 钨和 TiN抛光 钨和 TiN抛光 同第一层互连 95 Trench Oxide Polysilicon Cross Section N- Well P- Well N+ Source/Drain P+ Source/Drain Spacer Contact Metal1 Via1 平面视图 完成通孔 96 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source BPSG W Contact Plug Metal1 IMD1 W Via Plug Metal2 Metal2淀积 Metal2淀积 类似于 Metal1 厚度和宽度增加，连接更长的距离，承载更 大的电流 97 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source BPSG W Contact Plug Metal1 Photoresist IMD1 W Via Plug Metal2 光刻胶成形 光刻胶成形 相邻的金属层连线方向垂直，减小层间的感 应耦合 98 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source BPSG W Contact Plug Metal1 Photoresist IMD1 W Via Plug Metal2 Metal2刻蚀 Metal2刻蚀 类似于 Metal1 99 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source BPSG W Contact Plug Metal1 IMD1 W Via Plug Metal2 除去光刻胶 100 Trench Oxide Polysilicon Cross Section N- Well P- Well N+ Source/Drain P+ Source/Drain Spacer Contact Metal1 Via1 Metal2 平面视图 完成第二层互连，后面的剖面图将包括 右上角的压焊点 101 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source BPSG W Contact Plug Metal1 IMD1 W Via Plug PassivationMetal2 钝化层淀积 钝化层淀积 多种可选的钝化层， Si3N4、 SiO2和聚酰亚 胺等 保护电路免受刮擦、污染和受潮等 102 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source BPSG W Contact Plug Metal1 IMD1 W Via Plug Passivation Bond Pad Poly Gate Gate Oxide Silicide Spacer Metal2 钝化层成形 钝化层成形 压焊点打开，提供外界对芯片的电接触 103 Cross Section Trench Oxide N+ Source/Drain P+ Source/Drain Spacer Contact Metal1 Polysilicon Via1 +5V Supply VOU