集成电路设计技术实验指导书.doc

集成电路设计技术实验指导书张如亮乔世杰编余宁梅审自动化与信息工程学院电子工程系二六年五月目录目录实验报告撰写要求1电路模拟部分实验一NMOS场效应晶体管的特性分析1实验二CMOS双输入与非门直流特性分析4实验三一位全加器电路设计及瞬态特性分析6实验四DFF电路设计及电路特性分析8附一HSPICE软件使用介绍10附二TSPICE软件使用介绍14VERILOG设计部分实验一全加器的设计与仿真19实验二计数器及分频器设计与仿真21实验三FSM设计及FPGA验证23附三MODELSIM使用介绍25附四QUARTUSII及FPGA验证系统介绍29附五SPICE电路模拟示例48电路仿真实验实验报告撰写要求1实验报告必须用学校统一印刷的报告纸书写，报告内容必须包含预习报告和正式报告两部分预习报告必须在该次实验前完成，无预习报告不得参加当次实验，包括实验名称、实验目的、实验原理、实验内容与要求、实验步骤与方案；正式报告包括实验结果与分析、思考题、实验总结与心得，正式报告在实验完成后写，紧接预习报告部分。预习报告和正式报告合在一起作为该次实验的实验报告上交。实验名称实验目的实验原理所仿真或设计的电路的基本工作原理或待分析的特性的简单说明。实验内容与要求工具软件的练习可忽略。实验步骤与方案本实验中包括待分析的电路图、电路网表文件及分析命令语句等，或电路描述代码、测试代码及验证设置。在检查预习报告时可提供草稿，实验完成后将正确内容添加到正式报告中。实验结果与分析实验指导书报告要求部分的内容，是整份实验报告的核心，实验结果与结果分析缺一不可。实验总结与心得可写实验过程遇到问题的分析与总结及针对本次实验的建议与意见。2实验报告首页必须注明班级、学号、姓名及实验时间、第页_共页。3实验报告宜简明扼要，大量篇幅的抄袭往往掩盖实验效果。4每次必须将自己的实验报告装钉到一起，以免遗失；将使用的计算机对应桌号和实验箱编号在报告首页右上角醒目标注。5对严重抄袭的报告一律降低评分等级。电路模拟部分实验一NMOS场效应晶体管的特性分析1实验一NMOS场效应晶体管的特性分析一、实验目的1掌握用SPICE对电路进行描述和仿真的基本方法；2熟悉如何使用HSPICE（TSPICE）对电路进行仿真的方法；3掌握对一个NMOS晶体管IV特性和转移特性进行SPICE仿真的基本方法4掌握察看仿真输出波形的基本方法。二、实验原理一HSPICE软件使用介绍（见附一）二SPICE基本语法说明TITLE仿真文件标题，SP文件在第一行一般都有COMMENTS行注释符命令语句后的注释OPTIONS仿真条件或输出控制设置PRINT/PLOT/PROBEPRINTVDIRL制定输出变量及输出类型PLOTVGANALYSISTRAN1N5N给出分析命令INITIALCONDITIONSICVB0输入的初始状态SOURCESVGG0PULSE010015015042添加电源及信号源CIRCUITDESCRIPTIONMNDGGNDNNMOS电路网表描述RLVDDD1KMODELLIBRARIESMODELNNMOSLEVEL49模型及参数定义VTO1TOX7N续行符ENDEND仿真文件终结符号千万不可忘记结尾的END，命令语句前必须加三NMOS的IV特性和转移特性分析附一HSPICE软件使用介绍2增强型NMOS的转移特性曲线和IV特性曲线耗尽型NMOS的转移特性曲线和IV特性曲线增强型NMOS直流特性分析原理电路四NETLIST文件示例NMOS反相器DC特性分析的NETLIST文件，NMOS_INVSPSIMPLENMOSINVERTERTITLEINCLUDE/MODELSMODEL包含文件，也可用下两句定义MODELPCHPMOSLEVEL2MODELNCHNMOSLEVEL2DCVIN0501定义分析类型OPTPOST输入输出控制PRINTDCVOUTVIN指定输出变量PLOTDCVOUTVINPROBEDCVOUTVINSOURCESVDVDD05VVININ00INVERTERNETLISTM1VDDVDDOUT0PCHW5UL12UM2OUTIN00NCHW10UL12U实验一NMOS场效应晶体管的特性分析3END三、实验内容与要求1练习HSPICE的基本操作，掌握仿真的基本操作，会用其观察仿真波形；2参照实验原理中给出的电路图，利用文本编辑器输入NMOS电路文件，进行IV特性和转移特性分析；IV特性分析命令DCVDS0301SWEEPVGS0305转移特性分析命令DCVGS0301SWEEPVDS03053改变NMOS管的宽长比，再次进行IV特性和转移特性分析。改变网表中NMOS管参数LW的值。四、实验报告要求1给出NMOS电路进行IV特性和转移特性分析时的SP文件；2记录不同宽长比情况下的IV特性和转移特性曲线，并说明特性差异；3总结用SPICE进行电路模拟的基本组成部分；4总结用HSPICE进行电路仿真的基本操作步骤（文字简单说明）。实验二CMOS双双输入与非门直流特性分析4实验二CMOS双输入与非门直流特性分析一、实验目的1掌握HSPICE进行电路仿真的操作并会用其查看仿真波形；2掌握电路NETLIST的文本描述方法及SPICE仿真分析命令语句的设置；3掌握用SPICE对CMOS门电路直流特性与瞬态特性分析的方法；4理解CMOS与非门电路的直流特性与瞬态特性及其工作原理；二、实验原理1CMOS与非门的直流特性2CMOS与非门的瞬态特性MN1MN2MP1MP2电路仿真实验5三、实验内容1用文本编辑器输入CMOS双输入与非门电路文件，进行直流特性分析；分析命令语句DCVA0301SWEEPVB03052对CMOS双输入与非门电路进行瞬态特性分析。信号源与分析命令VAAGNDPWL0NS0V100NS0V105NS3V200NS3V205NS0V300NS0V305NS3V400NS3V405NS0V500NS0V505NS3V600NS3VVBBGNDPULSE0350N5N5N100N200NTRAN1N600N命令步长终止时间四、实验报告要求1给出CMOS与非门电路进行DC特性和TRAN特性分析时的SP文件；2记录特性曲线，并加以说明。3总结用SPICE进行电路仿真时须注意的主要问题；4总结几种常见分析方式各自的适用范围及基本命令。实验三一位全加器电路设计及瞬态特性分析6实验三一位全加器电路设计及瞬态特性分析一、实验目的1熟悉用SEDIT输入电路并生成NETLIST文件、TSPICE进行电路仿真及WEDIT察看仿真输出波形的方法；2通过电路分析，理解一位全加器电路瞬态特性。二、实验原理一TSPICE软件使用说明（见附二）二全加器的电路原理图FIG31全加器的电路原理图一ABCBCASUMCARYABCCARRYSUMABCSUMCARRYFIG32全加器的电路原理图二电路仿真实验7CBASUMACARY三、实验内容与要求1练习TSPICE的基本操作，掌握SEDIT的基本操作步骤，会用其产生简单的NETLIST文件。2设计一位全加器电路，并用SEDIT编辑器原理图，调用TSPICE添加仿真命令；PARAML05U定义MOS管所用工艺线宽的一半值PRINTTRANVAVBVCVCARRYVSUMTRAN1N900N1N时间变化步长，900N终止时间INCLUDEML2_125MDPMOS与NMOS模型定义文件逻辑输入信号源在TSPICE中可用BIT源定义VAAGNDDC0BIT010101011100PW200NLT100NHT100NON3OFF0RT5NFT5NDELAY100NVDDVDDGNDDC3END3对全加器电路瞬态特性进行仿真。四、实验报告要求1给出你所设计的全加器的电路原理图，并给出逻辑关系表达式；2记录对全加器进行瞬态分析时的特性曲线，并加以说明；3总结用TSPICE进行电路仿真的基本操作流程（文字说明即可）。4总结子电路的定义原则及调用方法；5总结用TSPICE进行电路仿真时须注意的主要问题。实验四DFF电电路设计及电路特性分析8实验四DFF电路设计及电路特性分析一、实验目的1熟悉TSPICE软件进行电路仿真的基本方法；2理解DFF的工作原理及不同结构电路的特性；3掌握时序电路进行电路分析的基本方法。二、实验原理上升沿触发DFF及时序图DCLKCLKCLKCLKQ1插入仿真命令DFF的电路原理图一电路仿真实验9DFF原理图二（SEDIT绘制，传输门与CMOS反相器构成）下降沿触发DFF的仿真波形（TSPICE）三、实验内容1设计DFF电路，并用SPICE描述。参照实验原理部分的内容（正负时钟信号间需加反相器），设计一DFF电路，用SEDIT编辑原理图，并产生NETLIST文件；2DFF逻辑功能的仿真。用TSPICE对设计的DFF电路的逻辑功能进行分析。INCLUDEML2_125MDVVDDVDDGND30VCKCKGNDBIT1100PW10NON30OFF00RT125NFT125NVCKBCKBGNDBIT0011PW10NON30OFF00RT125NFT125NVDATADGNDBIT1100PW20NON30OFF00RT125NFT125NTRAN02N200NPRINTTRANQSDCKEND四、实验报告要求1根据所设计的DFF电路原理，分析应该得到的理想的输出波形；2记录SPICE仿真中得到的输出波形；3比较分析得到的结果与仿真结果的差异，说明原因；4给出一种不同的DFF电路结构原理图，并说明其优缺点。附一HSPICE软件使用介绍10附一HSPICE软件使用介绍1启动HSPICEU200309、SP文件装入与SP文件生成。桌面集成电路设计与EDA软件HSPICEU200309HSPUIU200309；FILEOPEN，打开要仿真的SPICE源文件SP。其中，TITLE给出SP文件头的说明文字，LISTING给出生成的LIS文件的位置，一般在SP文件所在目录；VERSION选择仿真时所用软件，分单CPU（对应HSPICE）和多CPU两种。SP文件的编辑可用任何文本编辑器完成。2仿真软件使用说明A配置CONFIGURATIONOPTIONS1CURRENTDIRECTORY设置当前工作目录，即NETLIST文件的保存目录；2DEFAULTEDITOR设置当前使用的文本编辑器，可以是NOTEPAD、WORDPAD（记事本或写字板），也可以是其他文本编辑器。该编辑执行仿真察看波形查看LIS文件编辑仿真源文件多任务仿真仿真软件使用说明NETLIST编辑工具指定电路仿真实验11器主要用来编辑NETLIST文件（SP）。不管何种编辑器，必须在此处给出编辑器执行文件的路径。VERSIONS给出仿真执行文件和波形浏览器执行文件的路径。B编辑仿真源文件NETLISTFILE,SPC查看LIS文件LISINITREADINSTALLCONFIGURATIONFILECSYNOPSYSHSPICE200309METACFGHSPICEU2003092003071808571509/20/2005PCNT|软件初始化信息INPUTFILECSYNOPSYSHSPICE200309DEMOHSPICEBJTBJTBETASP|网表文件名及路径LIC|LICENSE文件许可情况HSPICEINI|下边是网表文件信息NETLIST,BJTBETASPOPTIONPOST2TESTFORBIPOLARBETAVARIATIONANALYSESDCCURRENTSWEEPBETACALCULATEDWITHALGEBRAICSASPARAMETERBETAOPTIONPROBEPARAMPIEE0PVCE10DCPIEEDEC101U100MGRAPHDCICPARIQN1BETAPARIQN1/I2QN1IEE30PIEE附一HSPICE软件使用介绍12VCE10PVCEQN1203N1RCC122MODELN1NPNIS1E14BF100NE2IKF20MAISE200END|上边是网表文件信息1HSPICEU2003092003071808571509/20/2005PCNTFILEBJTBETASPBJTMODELPARAMETERSTNOM25000TEMP25000BJTMODELPARAMETERSMODELNAME0N1MODELTYPENPN|调用模型NAMESVALUESUNITSNAMESVALUESUNITSNAMESVALUESUNITS|以下是BJT的几种变化参数的分析结果1BASICDCPARAMETERSLEVEL100BF10000BR1002LOWCURRENTBETADEGRADATIONEFFECTPARAMETERS|3BASEWIDTHMODULATIONPARAMETERS。9NOISEPARAMETERSOPENINGPLOTUNIT79FILECSYNOPSYSHSPICE200309DEMOHSPICEBJTBJTBETASW0|生成波形文件名及路径JOBCONCLUDED|仿真结论，如果有错，会在此处提示ERRORINFO1HSPICEU2003092003071808571509/20/2005PCNTFILEBJTBETASPJOBSTATISTICSSUMMARYTNOM25000TEMP25000|工作情况统计TOTALMEMORYUSED158KBYTES|内存占用情况NODES6ELEMENTS6|节点与单元数DIODES0BJTS1JFETS0MOSFETS0ANALYSISTIMEPOINTSTOTITERCONVITER|分析时的时间分配OPPOINT00010DCSWEEP00551164READIN022ERRCHK011SETUP001OUTPUT004TOTALCPUTIME052SECONDS电路仿真实验13JOBSTARTEDAT08571509/20/2005JOBENDEDAT08571709/20/2005D波形浏览器E多任务仿真附二TSPICE软件使用介绍14附二TSPICE软件使用介绍TSPICE软件使用说明1打开桌面集成电路设计与EDA软件TANNERSEDIT或WINSP32。其中，SEDIT是电路原理图输入软件，与TSPICE仿真软件WINSP32及波形浏览器WINWED32有链接。2编辑可在打开的界面中编辑欲仿真的原理图文件。3原理图编辑软件使用说明（SEDIT）SEDIT原理图编辑器界面原理图符号浏览器TSPICE仿真器仿真波形浏览器输入输出端口类型导线WIRE节点标注创建NETLIST鼠标使用LEFTRIGHT选定部件，MIDDLE移动元件键盘使用放大；缩小SEDIT原理图编辑器界面其中原理图符号浏览器SYMBOLBROWSER用来调用原理图符号；创建NETLIST图标可创建电路网表文件SP，用于SPICE仿真。原理图编辑操作电路仿真实验151）SYMBOLPLACE点击SYMBOLBROWSER图标，弹出SYMBOLBROWSER窗口，选择相应的SYMBOL，按PLACE按钮，所选元件符号放入编辑界面，可先用MOUSE的LEFT或RIGHT键点击选定，再用MIDDLE键或滚轮进行元件移动。、键可用来放大和缩小编辑界面（建议用小键盘的、键）。ADDLIBRARY可添加元件符号库。库元件SYMBOL调用2）元件参数编辑选定需要编辑参数的元件，点击元件参数编辑按钮，再弹出窗口中可修改元件的各项参数。3）创建NETLIST原理图编辑完成后，保存为SDB，并用“创建NETLIST”图标或点击TSPICE链接图标创建网表文件SP。4TSPICE仿真操作1）两种启动方式A单独运行WINSP32文件，打开命令项选择SP网表文件。1选定元件2点此图标，编辑参数3修改参数元件参数编辑附二TSPICE软件使用介绍16B在SEDIT编辑窗口点击TSPICE链接图标，此时自动调入当前原理图对应的SP文件。但此时生成的SP文件中缺乏电路仿真命令，可用INSERTCOMMAND按钮插入仿真命令语句；2）插入仿真命令语句。点击INSERTCOMMAND按钮，在TSPICECOMMANDTOOL窗口的左边选择命令语句类型，或在右边直接选择分析类型。以直流传输特性分析（DCTRANSFERSWEEP）为例，在随后的弹出窗口中选SWEEP1，并在对应窗口设置扫描参数，分别按ACCEPT、INSERTCOMMAND，DCSWEEP命令语句插入到SP文件中。也可直接手动插入命令语句。3）运行仿真。按RUNSIMULATION按钮，在弹出窗口选择相应选项后点击STARTSIMULATION运行仿真，并在SIMULATIONSTATUS窗口和WEDITWAVEFORMVIEWER中查看仿真结果。打开TSPICEW12UM1NOUTINGNDGNDNMOSL5UW8UOPVDDVDDGND30VININGND10ENDEXAMPLE1DCOPERATINGPOINTANALYSISCIRCUITINVERT1SPC2OUTGND800FFINCLUDEML2_125MDM1POUTINVDDVDDPMOSL5U插入仿真命令前TSPICE打开及其界面电路仿真实验175插入仿真命令后的NETLIST文件；也可直接手动插入命令语句OPVDDVDDGND30VININGND10DCLINSOURCEVIN0501PRINTDCVOUT,GNDEND4仿真参数设置2选取命令类型3选取插入命令插入仿真命令语句仿真运行及结果查看附二TSPICE软件使用介绍18VERILOG设计实验VERILOG设计部分实验一全加器的设计与仿真19实验一全加器的设计与仿真一、实验目的1熟悉MODELSIM仿真软件的基本操作；2了解基本组合电路的实现方法；3掌握用测试文件对组合电路代码文件进行功能仿真的基本方法；4了解如何使用MODELSIM软件的测试波形或测试向量生成方法；5了解用工具产生测试文件的基本方法。二、实验原理一MOLDESIM软件的使用说明（见附三）二一位全加器的逻辑功能一位逻辑功能表X01010101Y00110011C_IN00001111SUM01101001C_OUT00010111四位全加器的功能级仿真波形三、实验内容1MODELSIM软件的基本使用练习。利用MODELTECHEXAMPLES下的COUNTERV和TCOUNTERV文件，练习MODELSIM软件的基本使用；VERILOG设计实验202编写一位全加器的代码并写出测试程序对其功能进行验证；3编写四位全加器的代码并写出测试程序对其功能进行验证（建议文件名分别为ADD4V和ADD4TESTV文件）。四、实验报告要求1总结使用MODELSIM软件进行仿真的基本操作流程（文字说明即可）；2分别给出一位全加器及四位全加器的核心代码；3记录一位全加器及四位全加器的测试结果；4说明测试程序的基本结构。实验二计数器及分频器设计与仿真21实验二计数器及分频器设计与仿真一、实验目的1掌握基本的时序电路的实现方法；2了解根据主时钟得出系统所要求的时钟的实现方法；3熟悉时序电路测试模块的编写要点及用工具产生测试文件的基本方法。二、实验原理1时序电路在VERILOGHDL中，相对于组合逻辑电路，可综合的时序逻辑电路也有标准的表述方式。1在可综合的VERILOGHDL模型，通常使用ALWAYSPOSEDGECLOCK或ALWAYSNEGEDGECLOCK的结构来描述时序逻辑。2在ALWAYS模块中，被赋值的信号都必须采用REG型，这是由时序电路的特点多决定的。3对于REG型数据，如果未对它进行赋值，仿真工具会认为它是不定态。为了能正确的观察到仿真结果，并确定时序电路的起始相位，我们定义一个复位信号RESET，当RESET信号为高电平时，对电路的寄存器进行复位。2计数器逻辑功能功能表HOLDLD工作状态10保持X1预置数00计数LD信号优先级高于HLOD；因为可以通过LD端进行预置零，所以不需要额外的复位端；正式计数前，需要先将计数器预置零。计数器逻辑功能参考波形如下VERILOG设计实验223分频器设计方法可采用两种方法编写1/8分频器程序；1串行分频时钟方式。采用串行分频时钟方式CLKCLK21/2CLK21/4CLK21/8采用本方法只能产生1/的频率的时钟；但是此设计程序及电路都比较简单。N2仿真波形见图1；2计数器变频方式。采用计数器变频方式，常采用此种设计方法，可以产生任意频率的时钟。仿真波形见图2；三、实验内容1设计一个十进制计数器，带有进位输出，复位端，同步预置数功能；2编写测试程序，仿真，观察结果及波形，验证计数器功能；3扩展计数器功能并测试，如减计数、组成其他进制的计数器；4用VERILOG编写1/8分频器程序；5编写测试程序，仿真，观察结果及波形，验证分频器功能。四、实验报告要求1给出设计的十进制计数器的完整逻辑功能表；2给出所设计计数器的主要功能描述部分的VERILOG代码；3记录计数器的功能级仿真波形，并分析与逻辑功能表的一致性；4给出分频器的核心代码，并给出测试程序的结构；5记录分频器的功能级仿真波形，分析与设计目的的一致性。实验三FSM设计及FPGA验证23实验三FSM设计及FPGA验证一、实验目的1掌握有限状态机的设计方法；2熟悉QUARTUSII软件的基本使用流程；3熟悉FPGA验证的基本流程及FPGA验证系统使用方法。二、实验原理1QUARTUSII基本使用流程及FPGA验证系统使用方法（见附四）；2FSM所谓状态机，是指其输出状态以某个规则的方式循环。在此我们设计一个产生三位格雷码的状态机，其三位格雷码如下表3BITGRAYCODECURRENTSTATE|NEXTSTATE000001001011010110011010100000101100110111111101三、实验内容1设计一个简单的FSM。依照实验原理中FSM的状态表，设计一个三位格雷码的有限状态机，完成代码文件；2编写测试程序，仿真，观察结果及波形，验证FSM功能；3利用“DX型集成电路验证系统”实验箱完成所设计的FSM的FPGA验证。管脚指定时建议CLK使用GCLK1（PIN55），其它输入管脚可分配在B22输入开关电路单元上，输出管脚分配在B4电路单元上，通过查表，找到FPGA适配板外围电路模块引脚PNX与FPGA的管脚PINXX的对应关系。四、实验报告要求1给出所设计状态机的状态转换图，给出设计的FSM的核心代码；2给出分配的FPGA管脚、验证板外围电路引脚号及FSM端口对应关系，并VERILOG设计实验24分析测试结果的正确性；3总结FPGA验证的基本流程；分析FPGA验证结果，如果存在问题，分析问题出现的原因，给出解决办法。附三MODELSIM使用介绍25附三MODELSIM使用介绍本部分简单介绍MODELSIM的基本操作流程，如果要掌握其使用方法，请参看HELPSEPDFDOCUMENTSUSERSMANUAL，或其他相关参考书。1新建一个工程在MODELSIM中进行电路仿真前，需要建立工程，一个工程里面包括设计好的硬件描述语言文件（V、VHD等）、库文件和波形文件等。首先打开MODELSIM主界面，依次进行以下操作新建一个工程FILENEWPROJECT，在弹出的CREATEPROJECT窗口中输入工程名（PROJECTNAME）和指定工程目录（PROJECTLOCATION），默认的库（DEFAULTLIBRARYNAME）是WORK，如图1所示。当然，也可以使用FILEOPENPROJECT打开一个已有的工程，MODELSIM工程文件的后缀是MPF，选中所要进行的工程名打开即可。图12创建硬件描述语言文件工程创建完毕后，会弹出ADDITEMSTOTHEPROJECT窗口，可以在这里选择CREATENEWFILE来创建一个硬件描述语言文件，如图2所示。在弹出的CREATEPROJECTFILE窗口，定义需要创建的文件名及其位置（FILENAME），以及选择创建的文件类型（ADDFILEASTYPE），这里提供四个选项，常用的有VERILOG和VHDL两种类型，可以根据需要创建不同类型的文件。文件夹选项（FOLDER）一般默认为TOPLEVEL。如果已经有硬件描述语言文件，可以在ADDITEMSTOTHEPROJECT窗口中选择ADDEXISTINGFILE来添加，在随后弹出的ADDFILETOPROJECT窗口中选择要添加的文件名（FILENAME）即可，如图3所示。附三MODELSIM使用介绍26文件创建后，会在MODELSIM主界面的左侧一栏中看到已经添加到PROJECT的文件。图2图33使用硬件描述语言描述电路创建完一个硬件描述语言文件后，将会弹出MODELSIM的文档编辑器，文档编辑器可根据不同的文件类型，如VERILOG和VHDL等，会分别对其关键字进行高亮显示，另外该编辑器可以自动缩进，增强硬件描述语言的可读性。可以利用MODELSIM中的文档编辑器进行硬件描述语言的书写，如图4所示。VERILOG设计实验27图44编译硬件描述语言文件创建或者添加了若干个硬件描述语言文件后，会在MODELSIM主界面的左侧看到这些文件。下面要进行文件的编译选中一个文件，点击鼠标右键，可以编译该文件COMPILECOMPILESELECTED，也可以编译所有文件COMPILECOMPILEALL，如图5所示。图5如果编译的文件没有语法错误，则会在主界面的右侧命令行窗口中出现“COMPILEOFVWASSUCCESSFUL”，并且在左侧PROJECT窗口中相应的文件后面（STATUS）出现一个绿色的对勾。如果编译的文件有语法错误，则会在主界面的右侧命令行窗口中出现“COMPILEOFVFAILEDWITHERRORS”，并且在左侧PROJECT窗口中相应的文件后面（STATUS）出现一个红色的叉，这时点击命令行中“COMPILEOFVFAILEDWITHERRORS”这句话，就会弹出UNSUCCESSFULCOMPILE的窗口，编译器会指出错误的位置和分析错误的原因，根据提示修改硬件描述语言文件，直到编译正确为止。5电路仿真一个MODELSIM工程里不仅要有电路描述的文件，还要有测试模块才可以对电路进行仿真，观察其波形。测试平台文件（TESTBENCH）也要添加到PROJECT中，并且对其进行编译。上述操作完成后，在主界面左侧中的LIBRARY中可以看到已经编译好的文件，选中测试模块，点击鼠标右键的SIMULATE进行仿真，如图6所示。图6附三MODELSIM使用介绍28仿真通过以后，会在右侧的命令窗口中显示“LOADINGWORK”，左侧弹出SIM的窗口，生成电路的调用的结构。仿真也可能由于种种原因失败，这时在右侧的命令窗口中显示“ERRORLOADINGDESIGN”，并且会提示出错原因，这里的错误多以模块调用不匹配为主，需要通过修改硬件描述语言文件来最终完成仿真。6查看波形仿真通过后，在MODELSIM主界面的左侧会出现SIM的窗口，选中所要查看的部分电路，单击鼠标右键ADDADDTOWAVE，会弹出波形窗口（WAVE），在波形窗口上方的按钮中选择（RUNALL）进行完全波形查看，可以查看测试模块中给出的所有时刻的波形。也可以选择（RUN）进行单步波形查看，如图7所示。图7要注意的是，查看完电路波形后，如果要继续对另一部分电路进行波形查看，则需要RESTART，然后再重复上述操作，如果没有执行RESTART，则会接着刚才仿真的时间继续仿真下去，这样就会看不到开始时刻的那段波形。查看波形过程中，可以随时按（BREAK）按钮结束仿真。附四QUARTUSII及FPGA验证系统介绍29附四QUARTUSII及FPGA验证系统介绍QUARTUSII基本使用流程及FPGA验证系统基本使用方法说明标注的部分非本次实验的基本流程，但可能会用到；标注的部分非本次实验的基本流程，可在基本流程完成后再做；QUARTUSII基本使用流程也可参照ALTERAQDESIGNS42VHDL_VERILOG_TUTORIAL下的TUTORIAL_QUARTUSII_INTRO_VERILOGPDF文档作相应练习。1建立一个新项目FILENEWPROJECTWIZARDNEXT设置项目保存路径，项目名，顶层模块名添加文件（FULLADDERV）VERILOG实验30点击”ADD”加入文件NEXT选择DEVICE（本实验中FAMILY选ACEX1K系列，TARGETDEVICE选EP1K10TC1443）附四QUARTUSII及FPGA验证系统介绍31第三方EDA工具选择（如果用软件内嵌工具，则不需要设置第三方工具；本实验方针工具选MODELSIM，所以下图中选中EDASIMULATIONTOOL，并在对应下拉框中选MODELSIMVERILOG。）点击NEXT完成项目建立。VERILOG实验32双击顶层模块可打开相应的输入文件本例中为VERILOG代码描述文件修改顶级模块名称顶层模块名称必须是该项目中所有模块中位于最顶层的那个MODULE的名称，否则编译COMPILE会出错在先前建立的顶层模块名处TEST5点击右键，选SETTINGS项附四QUARTUSII及FPGA验证系统介绍33点击OK即可修改顶层模块名。另外，在SETTINGS项中还可完成该项目的各种设置条件，如修改加入该项目的FILES、USERLIBS、选择DEVICE、设置TIMING要求等。TIMINGREQUIREMENTC_OUT、SUM指定为PIN120、PIN121，完成PINSASSIGNMENT5重新编译，如果无错即可下载。6实验箱验证设置及FPGA验证验证系统可参阅系统布局图和实验箱实物图；附四QUARTUSII及FPGA验证系统介绍37FPGA管脚与系统硬件端口关系见FPGA适配板上IO口与各模块上PN脚的对应关系用短路片分别把B22区的PN26与S1、PN27与S2、PN28与S3连接起来，B4区的PN69与LD11、PN70与LD12连接起来，SX是拨码开关，LDX对应LED。模块端口、FPGA芯片管脚PINXX、验证电路各模块上PN脚的对应关系及验证设置值如下表输入输出C_INXYSUMC_OUTPIN47PIN48PIN49PIN121PIN120PN26PN27PN28PN70PN69S1S2S3LD12LD110000000110010100110110010101011100111111通过S1/S2/S3的设置，观察LD11/LD12亮否来验证一位全加器功能的正确性。VERILOG实验38系统布局图B5单脉冲源B6直流信号源B1米字形数码管显示电路B2数字信号源B4输出显示电路B7时钟信号源B24电源区P/S2接口B2蜂鸣器电路B8话筒放大音频功放B9ISPPAC电路B10CPLD/FPGA电路B11液晶显示电路USB接口北京鼎新基科技发展有限公司DXEDA4型集成电路验证系统HTTP/WWWDXJTECHCOMB13并行EEPROM电路B14交通灯电路B12点阵电路B16ADC电路B17DAC电路B18串行EEPROM电路B19CPU电路RS232接口VGA接口B20元件库B21按键电路B22拨动开关电路B23键盘电路附四QUARTUSII及FPGA验证系统介绍39实验箱实物图VERILOG实验40FPGA适配板上IO口与各模块上PN脚的对应关系FPGA适配板上IO口的标号（JP3JP6上的标号）是与FPGA芯片的管脚号直接对应的，即IO口的标号（JP3JP6上的标号）与FPGA芯片的管脚号相同如P7代表FPGA的第7脚，但这些管脚引至各个模块电路且其标号变为PNN后，其编号并不是与IO口的标号相同。对应关系见表2。各模块上的标号FP1K10TC144引脚号XC2S200PQ208引脚号各模块上的标号FP1K10TC144引脚号XC2S200PQ208引脚号PN0P7P3PN44P80P111PN1P8P4PN45P81P112PN2P9P5PN46P83P113PN3P11P6PN47P86P114PN4P13P7PN48P87P115PN5P14P8PN49P88P119PN6P17P9PN50P90P120PN7P18P10PN51P91P121PN8P19P14PN52P92P122PN9P21P15PN53P95P123PN10P23P16PN54P96P125PN11P26P17PN55P97P126PN12P27P18PN56P98P127PN13P29P20PN57P100P129PN14P30P21PN58P102P132PN15P32P22PN59P109P160PN16P33P23PN60P110P161PN17P36P24PN61P111P162PN18P37P57PN62P112P163PN19P38P58PN63P113P164PN20P39P59PN64P114P165PN21P41P60PN65P116P166附四QUARTUSII及FPGA验证系统介绍41PN22P42P61PN66P117P167PN23P43P62PN67P118P168各模块上的标号FP1K10TC144引脚号XC2S200PQ208引脚号各模块上的标号FP1K10TC144引脚号XC2S200PQ208引脚号PN24P44P63PN68P119P172PN25P46P67PN69P120P173PN26P47P68PN70P121P174PN27P48P69PN71P122P175PN28P49P70PN72P128P176PN29P51P71PN73P130P178PN30P59P73PN74P131P179PN31P60P74PN75P132P180PN32P62P75PN76P133P181PN33P63P81PN77P135P187PN34P64P82PN78P136P188PN35P65P83PN79P137P189PN36P67P84PN80P138P191PN37P68P86PN81P140P192PN38P69P87PN82P141P193PN39P70P88PN83P142P194PN40P72P89PN84P143P195PN41P73P108PN85P144P199PN42P78P109GCLK1P55P77PN43P79P110GCLK2P125P182FPGA管脚I/O号与各实验模块PN号的对应关系VERILOG实验42集成电路设计验证系统实验箱（即FPGA验证系统）各模块电路分布框图及功能说明按键电平输入单元本电路模块为B21单元。通过JP21可选择将其与FPGA的管脚连接或断开连接（其中AKN为按钮开关的输出端，将其用跳线帽与NC端连接则断开该按钮开关与其它电路的连接，用跳线帽与PNN端连接则与FPGA的管脚接通），如要用实验导线将其与其它电路任意连接，可先通过JP21断开与FPGA的连接，然后用实验导线在JP21连接。按键按下为高电平，松开为低电平。矩阵键盘输入单元其中JP31的中间端子键盘的行、列线，H1H4为键盘行线，L1L4为键盘列线。JP31的P10P17为单片机的P1口，PN42PN49为CPLD/FPGA的IO口，可分别将键盘接入单片机或CPLD/FPGA。附四QUARTUSII及FPGA验证系统介绍43开关电平输入单元本电路模块为B22单元。其中S1S16为拨动开关，当其往上拨时，对应的发光二极管亮，从JP22的中间端子输出高电平。反之输出低电平。JP22与前述JP21的作用一样，通过它可以将本电路接往或断开其它电路。具体情况在JP22的旁边均有标示，实验时按标示跳线或用实验导线连接均可。七段数码管及发光二极管输出显示单元VERILOG实验44本电路模块为B4单元。发光二极管和七段数码管显示用作输出显示JP12的LD11LD18为发光二极管的输入端，分别控制八个发光二极管LD11LD18，高电平点亮。七段数码管电路为共阳数码管电路，带驱动。段信号从JP11输入，8位段驱动接口A、B、C、D、E、F、G、DP。位选信号从JP13输入，经一个38译码器选通点亮DS1DS8中的某一个数码管，从而可完成动态扫描实验。其译码关系如下表。SEL2SEL1SEL0数码管SEL2SEL1SEL0数码管000DS1100DS5001DS2101DS6010DS3110DS7011DS4111DS8点阵电路单元点阵电路，B12单元，带驱动。其中JP62为点阵列选座，L1L8可选点阵的18列，从左至右，高电平有效。U61为38译码器，通过JP61的SELA、SELB、SELC来选择点阵的行（从上至下为18行）。附四QUARTUSII及FPGA验证系统介绍45米字形数码管显示电路本电路采用两只共阴型米字形数码管，其段信号输入口共有17个，全部引出（其定义见上图），位信号由U1驱动，由SEL0（DS9）及SEL1（DS10）选通。液晶显示电路单元本电路模块为B15单元。本液晶显示电路采用OCMJ中文模块系列液晶显示器。JP101的中间端子为液晶显示器的接口，左边PN58PN69为CPLD/FPGA的接口，右边PN为单片机接口。通过JP101可以将其接VERILOG实验46入单片机或CPLD/FPGA。VP1背光调节电位器可以调节液晶显示屏的亮度。A/D转换电路单元