VHDL实现PCM码解调程序模块设计

1、vhdl实现pcm码解调程序模块设计脉冲编码调制(pulse code modulation，简称pcm)是一种概念容易、理论完美的编码系统，其最大特征是把延续的输入信号变换成在时光和振幅上都是离散量，然后再变换为代码传输。信息为数字信号，在远距离再生中继传输中不堆积噪声，从而提高了通信系统的有效性、牢靠性和保密性。利用现场可编程门阵列()和 语言实现了pcm码的解调，这样在不转变硬件的状况下，能够适应pcm码传输速率和帧结构变幻，从而正确解调数据。2 硬件电路设计图1给出基于fpga的硬件电路。其中，图1(a)为fpga配置模块；图1(b)为信号收发模块及pcm码接收模块。该系统设计中fpg

2、a选取公司的spartan系列xc2s50器件。该器件有4种工作模式，分离为主串模式、从串模式、边界扫描和从并模式。将m0，m1，m2接地，使其工作在主串模式下。fpga由存储在片内ram中的程序设置其工作状态，工作时需要编程设置片内的ram。用户可按照不同的配置模式，采纳相应的编程方式。上电时，fpga将eprom中的数据写入片内编程ram，配置完成后，fpga进人工作状态。掉电后，fpga内部规律消逝，复原成白片。因此，fpga能够反复用法且无需专用的编程器，采纳通用eprom，prom编程器即可实现。当需要修改fpga功能时，只需换一片eprom。同一fpga按照不同的编程数据能够产生不

3、同的电路功能。该系统在发送方接收到哀求信号后则开头发送数据。pcm码解调模块在移位脉冲同步下接收数据，并将串行数据转换为并行数据存人fifo中。每接收到一次哀求脉冲发送一帧数据，每帧数据以146fh为结束标记字，eb90为子帧同步字，当pcm码解调模块检测到帧尾后停止解调，并停止向fifo写人数据。pcm码解调模块由硬件描述语言编写并集成于fpga中。3 pcm码解调程序模块图2给出pcm码帧格式。其中n为子帧中的字数，最大值为1 024；z为一帧所含子帧个数，最大值为256。子帧同步字字长为1632 bit，字长度为416 bit。在遥测系统中，依照pcm码帧格式，将所要测控的参数放在格栅中

4、自定义位，同时定义子帧同步字和字长。当发送哀求信号，同步接收一帧数据，即使一帧数据接收错误，也不影响下一帧数据解调的正确性，进一步减小误码率。检测子帧同步字时，先找到一个子帧同步字后，每隔n个字节推断移位数据是否为子帧同步字，对每一个子帧都举行推断，即使第一次误判，或当pcm发送中断后再重发，也不会影响后续正确解调数据。可按照子帧同步字、帧尾标记字和哀求信号的挨次由该解调数据模块举行自我订正，从而大大降低了误码率。图3为pcm码解调程序模块图。3.1 移位脉冲产生程序系统设计要求移位脉冲频率为80 khz，对时钟脉冲举行40分频。移位脉冲产生程序图4所示。其中，bitt为位同步移位脉冲。3.2

5、 字节同步信号产生程序设b为一个标记位，当b为1时，表示检测到哀求信号的升高沿且尚未结束一帧传输，该进程的byte为字节同步信号，用来标记一个字节接收完毕。字节同步信号产生程序仿真图5所示。3.3 并行数据输出及帧尾检测程序并行数据在字节同步信号byte的升高沿输出，outdata为并行数据输出端，同时将并行数据赋值给帧尾标记tail的低8位，将tail的低8位给其高8位，当tail的值为146f时，即表示一帧结束。并行数据输出及帧尾检测程序仿真图见图6。4 调试结果所发送数据是以00h为起始递增的一串数据，该数据字长200，结尾以146f为标志。调试过程中，南观看波形，可以看到哀求信号的频率及脉宽、移位脉冲的频率均符合要求，解调出的并行数据与数据源的数据相吻合。图7和图8分离给出移位脉冲up波形和输出最低位电压ud波形。5 结语基于fpga的pcm码解调电路vhdl程序模块设计，可使电路在发出哀求脉冲后，