寄存器和位移寄存器

1、6.5.1 寄存器和位移寄存器 定义: 在数字电路中，用来存放二进制数据或代码的电路称为寄存器,构成: 寄存器是由具有存储功能的触发器组构成的。一个触发器可以存储1位二进制代码，存放n位二进制代码的寄存器，需用n个触发器,分类: 按照功能的不同，寄存器分为基本寄存器和移位寄存器两大类。基本寄存器只能并行送入数据，需要时也只能并行输出。移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出等，十分灵活，用途广泛,1. 基本寄存器（P.279.,寄存器存储二进制数码的时序电路组件 集成数码寄存器

2、74LSl75 、74HC/HCT374内部电路,原理： 因为Qn1D，所以无论寄存器中原来的内容是什么，只要送数控制时钟脉冲CP上升沿到来，加在并行数据输入端的数据D0D3，就立即被送进寄存器中，取代原有的数据，即有,2、移位寄存器 移位寄存器不但可以寄存数码，而且每输入1个脉冲，寄存器中的数码可向左或向右移动1位。 （1）右移寄存器（D触发器组成的4位右移寄存器） 特点： 左触发器输出端直接接到右邻触发器的输入端,设移位寄存器的初始状态为0000，串行输入数码DI=1101，从高位到低位依次输入。其状态表如下,寄存器,在4个移位脉冲作用下，输入的4位串行数码1101全部存入了寄存器中。这种

3、输入方式称为串行输入方式。由于右移寄存器移位的方向为DIQ0Q1Q2Q3，即由低位向高位移动，所以又称为上移寄存器,右移寄存器的时序图,2）左移寄存器,特点： 右触发器输出端反馈到左邻触发器的输入端,3） 8位移位寄存器74LS164,逻辑符号,A、B串行输入数据端,异步清零端,CP 移位脉冲输入端,QHQA为输出端,3双向移位寄存器 将右移寄存器和左移寄存器组合起来，并引入一控制端S便构成既可左移又可右移的双向移位寄存器，参见P.285.简化图6.5.7,其中，DSR为右移串行输入端，DSL为左移串行输入端,当S=1时，D0=DSR、D1=Q0、D2=Q1、D3=Q2，实现右移操作,当S=0

4、时，D0=Q1、D1=Q2、D2=Q3、D3=DSL，实现左移操作,3、集成双向移位寄存器74194 74194为四位双向移位寄存器。 DSL 和DSR分 别是左移和右移串行输入。D0、D1、D2和D3是并 行输入端。Q0和Q3分别是左移和右移时的串行输 出端，Q0、Q1、Q2和Q3为并行输出端,74194的功能表（5种功能,表6.5.4,用途: 数字测量、数字运算、数字控制、 分频、产生节拍脉冲和脉冲顺序等,定义: 在数字电路中，能够记忆输入脉冲个数 的电路称为计数器,组成: 因为触发器有两个稳定状态，可用来表 示二进制的两个代码，即一个触发器就 可构成一个二进制计数单元。所以，计 数器就是

5、一组触发器按一定规律组成的 数字电路,6.5.2 计数器,计数器,二进制计数器,十进制计数器,N进制计数器,加法计数器,同步计数器,异步计数器,减法计数器,可逆计数器,加法计数器,减法计数器,可逆计数器,二进制计数器,十进制计数器,N进制计数器,种类,观察4位二进制自然进位码， 悟各位数的进位规律,Q3 Q2 Q1 Q0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1,1. 二进制计数器

6、（1）异步4位二进制加法计数器,图 6.5.8,4个JK触发器都接成T触发器（,每当CP下降沿到来时，FF0的状态翻转1次； 每当Q0由1变0，FF1的状态翻转1次； 每当Q1由1变0，FF2的状态翻转1次； 每当Q2由1变0，FF3的状态翻转1次,工作原理,c. 由时序图可以看出，Q0、Ql、Q2、Q3的周期分别是计数脉冲(CP)周期的2倍、4倍、8倍、16倍，因而计数器也可作为分频器,用“观察法”画出该电路的时序图和状态图,分析并确认逻辑功能:a.由Q3输出则为16进制计数器；b.并行输出则为4位二进制加法计数器,典型异步4位集成二进制加法计数器74LS197,2） 同步（3位二进制加法/

7、减法）计数器（设计步骤,选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示,状态图 或 状态表,输出方程,时钟方程,选 器件,写方程,时序图,由时序图可见:因JK触发器是下降沿翻转，故 FF0 每输入一个脉冲翻转一次,故应有,确定电路结构,FF1 在Q0=1时，在下一个CP下降 沿到来时翻转，故应有,FF2 在Q0=Q1=1时，在下一个CP下 降沿到来时翻转，故应有,画 电 路 图,同步3位二进制加法计数器,同步3位二进制减法计数器,总之，设计思路如下: 由于同步计数器中有同一时钟脉冲输入，因此，它们的翻转就由其输入脉冲的状态决定，即触发器应该翻转时，要满足计数状态的条件，不

8、应翻转时，要满足状态不变的条件，由此可见，利用T 触发器构成同步二进制计数器很方便,注意：若为同步二进制减法计数器， 则将加法电路图中各Q端改接到Q非 端，其余不变,FF0每输入一个脉冲翻转一次,其余各位是其前面所有低位均为1时，再来脉冲才翻转。故FF0接成T触发器、FF1、FF2FFn。都接成T触发器。如前图所示,Q3Q2Q1Q0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1,3）同步

9、4位集成二进制加法计数器74LS161/163,CO进位、CTT和CTP为使能、LD非为清零。 注意: 理解表6.5.6 74161功能表 （P.292.,4）同步双4位集成二进制加法计数器CC4520,5）同步4位集成二进制可逆计数器74LS191,6） 同步4位集成二进制可逆计数器74LS193,当N=2n时，就是前面讨论的n位二进制计数器,当N2n时，为非二进制计数器，如十进制、 七进制、十二进制计数器等。 非二进制计数器通常用集成计数器芯片构成， 构成方法通常为反馈清零法和反馈置数法；也有 采用分立元件用单个触发器构成的，其 构成方法多为反馈阻塞法,2. 非二进制计数器（P.295.,

10、N进制计数器又称模N计数器,A 8421BCD码同步十进制加法计数器,用前面介绍的同步时序逻辑电路分析方法对该电路进行分析。 分析步骤如下: （1）写出驱动方程,2）将各驱动方程代入JK触发器的特性方程，得各触发器的状态方程,求出各JK触发器的状态方程,设初态为Q3Q2Q1Q0=0000，代入状态方程进行 计算，得状态转换表如表6.5.8所示,3）作状态转换表（也叫做状态表,表 6.5.8,4）作状态或时序图,5）检查电路能否自启动 由于电路中有4个触发器，它们的状态共有16组。 而在8421BCD码计数器中只用了10组（有效状态）。 其余6种状态称为无效状态。 当由于某种原因，使计数器进入无

11、效状态时，如果 能在时钟信号作用下，最终进入有效状态，就称该电 路具有自启动能力。 用同样的分析方法分别求出6组无效状态下的 次态，得到完整的状态转换图，如下页所示,可见，该计数器能够自启动,B集成十进制计数器举例,1）8421BCD码同步加法计数器74160,二进制计数器的时钟输入端为CP1，输出端为Q0； 五进制计数器的时钟输入端为CP2，输出端为Q1、Q2、Q3,74290包含一个独立的1位二进制计数器和一个独立的 异步五进制计数器,CP1作时钟脉冲输入端，将Q0与CP2相连，Q0Q3作输出 端，则74290变成8421BCD码十进制计数器,2）二五十进制异步加法计数器74290,742

12、90的功能： 异步清零（无需CP控制） 异步置数（置9） 计数,本 例,集成十进制异步计数器74LS90（引脚图、逻辑符号,集成十进制异步计数器74LS90（功能表,1）计数器的同步级联。 例：用两片4位二进制加法计数器74161采用同步级联方式构成的8位二进制同步加法计数器，模为1616=256,3、集成计数器的应用,2）计数器异步级联 例：用两片74191采用异步级联方式构成8位二进制异步可逆计数器,74160十进制计数器的引脚排列图和功能表简介,4任意进制计数器的构成方法,说明:何谓同步清零？ 须在CP作用下才能清零,例1：用具有异步清零功能的十进制集成计数器74160和与非门组成6进制

13、计数器。 （说明设计思路，画出电路图,1）异步清零法（反馈清零法:按n设计） 异步清零法适用于具有异步清零端的集成计数器,2）同步预置数法（反馈置数法,同步预置数法适用于具有同步预置端的集成计数器。 例2：用具有同步预置功能的集成计数器74160和与非门 组成的7进制计数器,先将两芯片采用同步级联方式连接成100进制计数器，然后再用异步清零法组成48进制计数器,解：因为N48，而74160为模10计数器，所以要用两片74160构成此计数器,例3： 用74160组成48进制计数器,例4 : 某石英晶体振荡器输出脉冲信号的频率为32768Hz，用74161组成分频器，将其分频为1Hz的脉冲信号。 如何分频呢,5.组成分频器,前面提到，模N计数器进位输出端输出脉冲的频率是输入脉冲频率的1/N，因此可用模N计数器组成N分频器,解： 因为32768=215，经15级二分频，就可获得频率为1Hz的脉冲信号。因此将四片74161级联，从高位片（4）的Q2端输出即可,若从Q1端输出，频率是多少,在前面介绍