《数字电子技术》实验指导书

实验一门电路本实验为验证性实验一、实验目的熟悉门电路的逻辑功能。二、实验原理TTL集成与非门是数字电路中广泛使用的一种基本逻辑门。使用时，必须对它的逻辑功能、主要参数和特性曲线进行测试，以确定其性能的好坏。与非门逻辑功能测试的基本方法是按真值表逐项进行。但有时按真值表测试显得有些多余。根椐与非门的逻辑功能可知,当输入端全为高电平时，输出是低电平；当有一个或几个输入端为低电平时，输出为高电平。可以化简逻辑函数或进行逻辑变换。三、实验内容及步骤首先检查5V电源是否正常，随后选择好实验用集成块，查清集成块的引脚及功能然后根据自己的实验图接线，特别注意VCC及地的接线不能接错不能接反且不能短接，待仔细检查后方可通电进行实验，以后所有实验均依此办理。一、测与非门的逻辑功能1、选择双4输入正与非门74LS20，按图3_1_1接线；2、输入端、输出端接LG电平开关、LG电平显示元件盒上；集成块及逻辑电平开关、逻辑电平显示元件盒接上同一路5V电源。3、拨动电平开关，按表3_1_1中情况分别测出输出电平614VCC7地图3_1_1表3_1_1输入端输出端1电位V逻辑状态1LLLO111OO1L0001O0OO二、测试与或非门的逻辑功能L、选两路四输入与或非门电路1个74LS55，按图3_1_2接线、输入端接电平的输出插口，拨动开关当输入端为下表情况时分别测试输出端8的电位，将结果填入表3_1_2中表3_1_2输入端输出端81310111213电位V逻辑状态L111000OL1110001000O1LL11OO01L110OOLO0OL0OOOOOO0三、测逻辑电路的逻辑关系图3_1_2用74LS00电路组成下列逻辑电路，按图3_1_3、图3_1_4接线，写出下列图的逻辑表达表并化简，将各种输入电压情况下的输出电压分别填入表3_1_3、表3_1_4中，验证化简的表达式。表3_1_3输入输出ABZ0OO1LO11表3_1_4输入输出ABZ0OO1LO11Z图3_1_3图3_1_4ABZ四、观察与非门对脉冲的控制作用选一块与非门74LS20按下面两组图3_1_5A、B接线，将一个输入端接连续脉冲用示波器观察两种电路的输出波形。在做以上各个实验时,请特别注意集成块的插入位置与接线是否正确，每次必须在接线后经复核确定无误后方可通电实验，并要养成习惯。四、实验仪器与器材1、JD2000通用电学实验台一台2、CA8120A示波器一台3、DT930FD数字多用表一块4、主要器材74LS002片，74LS551片，74LS201片，逻辑开关盒1个五、实验报告要求整理实验数据,并对数据及波形进行一一分析，比较实验结果，分析“与非门”的逻辑功能并作讨论六注意事项L、接拆线都要在断开电源5V的情况下进行。2、TTL电路电源电压VCC5V；检查电源是否为5V不要超过5V。七、实验思考题L、与非门什么情况下输出高电平什么情况下输出低电平与非门不用的输入端应如何处理2、与或非门在什么情况下输出高电平什么情况下输出低电平与或非门中不用的与门输入端应如何处理不用的与门应如何处理3、如果与非门的一个输入端接连续时钟脉冲，那么1其余输入端是什么状态时，允许脉冲通过脉冲通过时，输出端波形与输入端波形有何差别2其余输入端是什么状态时，不允许脉冲通过这种情况下与非门输出是什么状态（A）5V（B）图3_1_25图3_2_1不正常情况普通TTL门电路输出端短接实验二三态门和OC门的研究本实验为验证性实验一、实验目的1熟悉两种特殊的门电路三态门和OC门；2了解“总线”结构的工作原理。二、实验原理数字系统中，有时需把两个或两个以上集成逻辑门的输出端连接起来，完成一定的逻辑功能。普通TTL门电路的输出端是不允许直接连接的。图2_1示出了两个TTL门输出短接的情况，为简单起见，图中只画出了两个与非门的推拉式输出级。设门A处于截止状态，若不短接，输出应为高电平；设门B处于导通状态，若不短接，输出应为低电平。在把门A和门B的输出端作如图3_2_1所示连接后，从电源VCC经门A中导通的T4、D3和门B中导通的T5到地，有了一条通路，其不良后果为1输出电平既非高电平，也非低电平，而是两者之间的某一值，导致逻辑功能混乱。2上述通路导致输出级电流远大于正常值正常情况下T4和T5总有一个截止，导致功耗剧增，发热增大，可能烧坏器件。集电极开路门和三态门是两种特殊的TTL电路，它们允许把输出端互相连在一起使用。1集电极开路门OC门集电极开路门OPENCOLLECTORGATE，简称OC门。它可以看成是图3_2_1所示的TTL与非门输出级中移去了T4、D3部分。集电极开路与非门的电路结构与逻辑符号如图3_2_2所示。必须指出OC门只有在外接负载电阻RC和电源EC后才能正常工作，如图中虚线所示。由两个集电极开路与非门0C输出端相连组成的电路如图3_2_3所示，它们的输出即把两个集电极开路与非门的输出相与称为线与，完成与或非的逻辑功能。0C门主要有以下三方面的应用1实现电平转换无论是用TTL电路驱动CMOS电路还是用CMOS电路驱动TTL电路，驱动门必须能为负载门提供合乎标准的高、低电平和足够的驱动电流，即必须同时满足下列四式驱动门负载门VOHMINVIHMINVOLMAXVILMAXIOHMAXIIHIOLMAXIIL其中VOHMIN门电路输出高电平VOH的下限值；VOLMAX门电路输出低电平VOL的上限值；IOHMAX门电路带拉电流负载的能力，或称放电流能力；IOLMAX门电路带灌电流负载的能力，或称吸电流能力；VIHMIN为能保证电路处于导通状态的最小输入高电平；A电路结构B国标逻辑符号C惯用逻辑符号图3_2_2集电极开路与非门图3_2_3OC门的线与应用VILMAX为能保证电路处于截止状态的最大输入低电平。IIH输入高电平时流入输入端的电流；IIL输入低电平时流出输入端的电流。当74系列或74LS系列TTL电路驱动CD4000系列或74HC系列CMOS电路时，不能直接驱动，因为74系列的TTL电路VOHMIN24V，74LS系列的TTL电路VOHMIN27V，CD4000系列的CMOS电路VIHMIN35V，74HC系列CMOS电路VIHMIN315V，显然不满足VOHMINVIHMIN最简单的解决方法是在TTL电路的输出端与电源之间接入上拉电阻RC，如图3_2_4所示。图3_2_4TTLOC门驱动CMOS电路的电平转换2实现多路信号采集，使两路以上的信息共用一个传输通道总线；3利用电路的线与特性方便地完成某些特定的逻辑功能。在实际应用时，有时需将几个OC门的输出端短接，后面接M个普通TTL与非门作为负载，如图3_2_5所示。为保证集电极开路门的输出电平符合逻辑要求，RC的数值选择范围为其中ICEOOC门输出三极管T5截止时的漏电流；EC外接电源电压值；MTTL负载门个数；N输出短接的OC门个数；M各负载门接到OC门输出端的输入端总和。RC值的大小会影响输出波形的边沿时间，在工作速度较高时，RC的取值应接近RCMIN。2三态门三态门，简称TSLTHREESTATELOGIC门，是在普通门电路的基础上，附加使能控制端和控制电路构成的。图3_2_6所示为三态门的结构和逻辑符号。三态门除了通常的高电平和低电平两种输出状态外，还有第三种输出状态高阻态。处于高阻态时，电路与负载之间相当于开路。图A是使能端高电平有效的三态与非门，当使能端EN1时，电路为正常的工作状态，与普通的与非门一样，实现Y；当EN0时，为禁止工作状态，Y输出呈高阻状态。图B是使_AB能端低电平有效的三态与非门，当0时，电路为正常的工作状态，实现Y_EN；当1时，电路为禁止工作状态，Y输出呈高阻状态。_ENM7个输入端A计算RC最大值B计算RC最小值图3_2_5计算OC门外接电阻RC的工作状态三态门电路用途之一是实现总线传输。总线传输的方式有两种，一种是单向总线，如图3_2_7A所示，功能表见表3_2_1所示，可实现信号A1、A2、A3向总线Y的分时传送；另一种是双向总线，如图3_2_7B所示，功能表见表3_2_2所示，可实现信号的分时双向传送。单向总线方式下，要求只有需要传输信息的那个三态门的控制端处于使能状态EN1，其余各门皆处于禁止状态ENO，否则会出现与普通TTL门线与运用时同样的问题，因而是绝对不允许的。A使能控制端高电平有效B使能控制端低电平有效图3_2_6三态门的结构和逻辑符号A单向总线方式B双向总线方式图3_2_7三态门总线传输方式表3_2_1单向总线逻辑功能表3_2_2双向总线逻辑功能三、预习要求1根据设计任务的要求，画出逻辑电路图，并注明管脚号。2拟出记录测量结果的表格。3完成第七项中的思考题1、2、3。四、实验内容1、用三态门实现三路信号分时传送的总线结构。框图如图3_2_8所示，功能如表3_2_3所示。图3_2_8设计要求框图表3_2_3设计要求的逻辑功能在实验中要求1静态验证控制输入和数据输入端加高、低电平，用电压表测量输出高电平、低电平的电压值。2动态验证控制输入加高、低电平，数据输入加连续矩形脉冲，用示波器对应地观察数据输入波形和输出波形。3动态验证时，分别用示波器中的AC耦合与DC耦合，测定输出波形的幅值VP_P及高、低电平值。2、用集电极开路OC“与非”门实现三路信号分时传送的总线结构。要求与实验内容1相同。3、在实验内容2的电路基础上将电源EC从5V改为10V，测量OC门的输出高、低电平的电压值。五、注意事项1做电平转换实验时，只能改变EC，千万不能将OC门的电源电压VCC接至10V，以免烧坏器件。2用三态门实现分时传送时，不能同时有两个或两个以上三态门的控制端处于使能状态。六、报告要求1画出示波器观察到的波形，且输入与输出波形必须对应，即在一个相位平面上比较两者的相位关系。2根据要求设计的任务应有设计过程和设计逻辑图，记录实际检测的结果，并进行分析。3完成第七项中的思考题4。七、思考题1、用OC门时是否需外接其它元件如果需要，此元件应如何取值2、几个OC门的输出端是否允许短接3、几个三态门的输出端是否允许短接有没有条件限制应注意什么问题4、如何用示波器来测量波形的高、低电平八、实验仪器与器材1、JD2000通用电学实验台一台2、CA8120A示波器一台3、DT930FD数字多用表一块4、主要器材74LS011片，74LS041片，74LS2442片，逻辑开关盒1个电阻1K3只实验三编码器与译码器本实验为验证性实验一、实验目的1验证编码器与译码器的逻辑功能。2熟悉集成编码器与译码器的测试方法及使用方法。二、实验原理编码器的功能是将一组信号按照一定的规律变换成一组二进制代码。74148为8线3线优先编码器，有8个编码输入端I0、IL、I7和3个编码输出端A2A1A0。输出为842L码的反码，输入低电平有效。在逻辑关系上，I7为最高位，且优先级最高。其真值表见表3_3_1。表3_3_18线一3线优先编码器74148真值表输入输出SI0I1I2I3I4I5I6I7A2A1A0YEXYSLLLLL100OO0O1O0L00L0100LL0L001OO1LL0LLO10OLLL11000L0OL1111L010L00L1L11LL10OL0OL1L1LLL1LL0L0LLL1L1LLLLL10注其中S为使能端，YS为选通输出端，YEX为扩展输出端。译码器的功能是将具有特定含义二进制码转换成相应的控制信号。7442为4线10线译码器BCD输入，有4个输入端D、C、B、AA为低位和10个输出端Y0、Y1Y9。译码输出为低电平。真值表见表3_3_2表3_3_24线一10线译码器真值表输入输出DCBAY0Y1Y2Y3Y4Y5Y6Y7Y8Y90O0OO1LL111LLL000LL0LLLL1LLL00L01L0L1LL11L001LLL10LL1L1L0100LLLL0LL11L010L11L1L01L1L01LO111L1L011LOL1L1L11LLLOLLL000111111L1O110OL1111LL1LL0三、预习要求复习教材中编码器与译码器的有关内容，熟悉所用器件74LSL48、74LSL38的引脚排列。四、实验内容及步骤1、8线3线优先编码器功能测试8线3线优先编码器74LSL48和反相器74LS04的引脚排列如图3_3_1所示。1在通用电学实验台上按图4_2电路对优先编码器74LSL48和反相器74LS04进行连线。2在输入端按照表3_3_3加入高低电平（“0”态接地，“1”态接VCC5V），用万用表测试输出电压并将测试结果填入表3_3_3中。图3_3_174LSL48和74LS04的引脚排列图4_2优先编码器表3_3_3测量优先编码器真值表输入输出SI0I1I2I3I4I5I6I7A2A1A0YEXYS1000OLO01LO0LLLO0LL1LO0L1LL10OL1LL1L0011L11LLO111LL1LL2、3线8线译码器的功能测试3线8线译码器74LSL38的引脚排列如图3_3_3所示。1在通用电学实验台上将3线8线译码器74LSL38输入端按照表3_3_4加入高低电平，用万用表测试输出电压并将测试结果填入表3_3_4中。2译码器作为数据分配器。按图图3_3_374LSL38的引脚排列图3_3_4译码器作为数据分配器3_3_4接线，在脉冲输入端D加入FLKHZ的矩形脉冲，同时用示波器观察地址输入为A2A1A0000、010、100、11L时的输入和各输出端的波形，并按时问关系将输入、输出波形记录下来。表3_3_4测量3线8线译码器真值表输入输出G1G2AG2BA2A1A0Y0Y1Y2Y3Y4Y5Y6Y71O0OO1000LL00LOL00L110L00L0L0L10LLOL0L1LOL五、实验仪器与器材1、JD2000通用电学实验台一台2、CA8120A示波器一台3、DT930FD数字多用表一块4、主要器材74LS1481片，74LS041片，74LS1381片，逻辑开关盒1个六、实验报告L、作出实测的74LSL48、74LSL38的真值表。画出图3_3_4实测的输入、输出波形。2讨论两个器件输入、输出有效电平及使能端的作用。七、思考题174LSL38输入使能端有哪些功能74LSL48输入、输出使能端有什么功能2怎样将74LSL38扩展为416线译码器实验四数据选择器本实验为验证性实验一、实验目的1熟悉数据选择器的基本功能及测试方法。2学习用数据选择器作逻辑函数产生器的方法。二、实验原理数据选择器的功能是从多个通道的数据中选择一个传送到唯一的公共数据通道上。74151是一种典型的集成数据选择器，它有3个地址输入端S2S1S0，可选择I0I78个数据源，具有两个互补输出端Z和。其功能表如表3_4_1所示。_表3_4_1数据选择器7415L功能表输入输出使能选择GS2SLS0Z_L010000I00I00OLI11O0L0I22IO0L1I33OLO0I44IOLOLI550LL0I66I0LL1I77数据选择器除了实现有选择的传送数据以外，还可作逻辑函数产生器，与计图3_4_1数据选择器74LSL51的引脚排列数器配合可实现并行数据到串行数据的转换等。三、预习要求1复习教材中数据选择器的有关内容，熟悉74LS15L的管脚排列。2熟悉用数据选择器作逻辑函数产生器的原理。四、实验内容及步骤18选L数据选择器74LSL5L基本功能测试8选L数据选择器74LSL5L的引脚排列如图3_4_1所示。在通用电学实验台上将数据选择器74LSL5L接通电源。在输入端按照表3_4_2加入高低电平，用万用表测试输出电压并将测试结果填入表3_4_2中。表3_4_2测量数据选择器74LSL51功能表输入输出使能选择GS2S1S0ZL0000O001O010O01101000101011001112用7415L实现三位奇数校验器的功能。三位奇数校验器的真值表如表3_4_3所示，要求用7415L实现其功能。图3_4_2用74151实现三位奇数校验器表3_4_3三位奇数校验器的真值表输入输出ABCY0O0000LL0L0LOLL0LO0L10L01100LL11提示1根据真值表写出该逻辑函数的最小项表达式为YCBAABC41A2根据式51画出74151接线图如图3_4_2。按表3_4_3测量相应的的输出状念，验证是否满足三位奇数校验器的逻辑功能。四、实验仪器与器材1、JD2000通用电学实验台一台2、CA8120A示波器一台3、DT930FD数字多用表一块4、主要器材74LS1511片，逻辑开关盒1个五、实验报告整理实验数据及结果，按要求填写表格，总结数据选择器的基本功能及其应用。六、思考题1除了作逻辑函数产生器外，数据选择器还有哪些方面的应用2试用两片8选L数据选择器组成一个16选L的数据选择器。实验五移位寄存器本实验为验证性实验一、实验目的1掌握中规模四位双向移位寄存器逻辑功能及测试方法。2研究由移位寄存器构成的环形计数器和串行累加器工作原理。二、预习要求1、复习有关寄存器内容。2、查阅74LS74和74LSL93引脚排列。3、用EWB仿真实验内容。三、实验原理在数字系统中能寄存二进制信息，并进行移位的逻辑部件称为移位寄存器。根据移位寄存储信息的方式有串入串出、串入并出、并入串出、并入并出四种形式，按移位方向有左移、右移两种。本实验采用四位双向通用移位寄存器，型号为74LSL94，引脚排列如图3_5_L所示，DA、DB、DC、DD为并行输入端；QA、QB、QC、QD为并行输出端；SR为右移串行输入端；SL为左移串行输入端；S1、S0为操作模式控制端；为直接无条件清R零端；CP为时钟输入端。寄存器有四种不同操作模式并行寄存；右移方向由QAQD；右移方向由QDQA；保持。S1、S0和的作用如表3_5_L所示。CR移位寄存器应用很广，可构成移位寄存器型计数器；顺序脉冲发生器；串行累加器；可用作数据转换，即把串行数据转换为并行数据，或把并行数据转换为串行数据等。本实验研究移位寄存器用作环形计数器和串行累加器的情况。把移位寄存器的输出反馈到它的串行输入端，就可以进行循环移位，如图3_5_2A的四位寄存器中，把输出QD和右移串行输入端SR相连接，设初始状态QAQBQCQD1000，则在时钟脉冲作用下QAQBQCQD将依次变为0100001000011000，其波形如图3_5_2B所示。可见它是一个具有四个有效状态的计数器，图3_5_2A电路可以由各个输出端输出在时间上有先后顺序的脉冲，因此也可作为顺序脉冲发生器。图3_5_L移位寄存器74LSL94引脚排列表3_5_LCPCRS1S0功能QA、QB、QC、QDO清除O，使QAQBQCQD0，寄存器正常CR工作时，L。1L1送数CP上升沿作用后，并行输入数据送入寄存器。QAQBQCQDDADBDCDD此时串行数据SR、SL被禁止1O1右移串行数据送至右移输入端SR，CP上升沿进行右移。QAQBQCQDDSRQAQBQCLL0左移串行数据送至右移输入端SR，CP上升沿进行右移。QAQBQCQDQAQBQCQSL。L00保持CP作用后寄存器内容保持不变QADQBDQCDQDDQAQBQCQDL保持QAQBQCQDQADQBDQCDQDD累加器是由移位寄存器和全加器组成的一种求和电路，它的功能是将本身寄存的数和另一个输入的数相加，并存放在累加器中。图10_3为累加器原理图。设开始时，被加数AANLAO和加数BBN1B。已分别存入N1位累加和移位寄存器和加数移位寄存器中。进位触发器已被清零。当第一个时钟脉冲到来之前，全加器各输入、输出情况为ANAO、BNB0、CN1O、SNAOBOOSO、CNC1。在第一个CP脉冲图3_5_2到来后，SO存入累加和移位寄存器最高位，CO存入进位触发器D端，且两个移位寄存器中的内容都向右移动一位，此时全加器输出为SNA1B1COS1、CNC1。在第二个CP脉冲到来后，两个移位寄存器的内容又右移一位，此时全加器的输出为SNA2B2CLS2、CNC2。如此顺序进行，到第N1个时钟脉冲后，不仅原先存入两个寄存器中的数已被全部移出，且A、B两个数相加的和及最后的进位CN1也被全部存入累加和移位寄存器中。若需继续累加，则加数移位寄存器中需再存入新的加数。中规模集成移位寄存器，其位数往往以四位居多，当需要的位数多于四位，可把几块移位寄存器用级连的方法来扩展位数。四、实验内容及步骤1测试移位寄存器74LSL94的逻辑功能按图3_5_4接线，、S1、S0、SL、SR、DA、DC、DD分别CR接逻辑开关，QA、QB、QC、QD接电平指示器（或逻辑开关盒上的发光二极管），CP接单次脉冲源，按表3_5_2所规定的输入状态，逐项进行测试。1清除令O，其它输入均为任意状R态，这时寄存器输出QA、QB、QC、QD均为零。清除功能完成后，置R1。2送数令S1S01，送入任CR意四位二进制数，如DADBDCDDABCD，加CP脉冲，观察CPO、CP由O1、CP由10三种情况下寄存器输出状态的变化，分析寄存器输出状态变化是否发生在CP脉冲上升沿，记录之。图3_5_3累加器原理图图3_5_4测试移位寄存器74LSL94的逻辑功能表3_5_2清除模式时钟串行输入输出功能总结CRS1S0CPSLSRDADBDCDDQAQBQCQDO111ABCDLO1O101LLO1O101011O11L0L1101L1OL1OO3右移令L、S1O、SOL，消零，或用并行送数字置寄存器输出。由右CR移输入端SR送入二进制数码如0100，由CP端连续加四个脉冲，观察输出端情况，记录之。4左移令1、S11、S00，先清零或预置，由左移输入端SL送入二进制CR数码如1111，连续加四个CP脉冲，观察输出情况，记录之。5保持寄存器预置任意四位二进制数码ABCD令1、S1O，加CP脉冲，观察寄存器输出状态，记录之。CR注保留接线，待用。2循环移位将实验内容1接线中QD及SR与电平指示器及逻辑开关的接线断开，井将QD与SR直接连接，其它接线均不变动，用并行送数法预置寄存器输出为某二进制数码如0100，然后进行右移循环，观察寄存器输出端变化，记入表3_5_3中。3累加运算按图3_5_5连接实验电路。、S1、S0接逻辑开关，CP接单次脉冲源，CR由于逻辑开关数量有限，两寄存器并行输入端DADD高电平时接逻辑开关掷向“L”处，低电平时接地。两寄存器输出接电平指示器。表3_5_3表3_5_41D触发器置零使74LS74的端为低电平，再变为高电平。DR2送数令S1S01，用并行送数方法把三位加数A2A1A0和三位被加数B2B1B0分CR别送入累加和移位寄存器A和加数移位寄存器B中。然后进行右移，实现加法运算。连续输入四个CP脉冲，观察两个寄存器输出状态变化，记入表3_5_4中。五、实验仪器与器材1、JD2000通用电学实验台一台2、CA8120A示波器一台3、DT930FD数字多用表一块4、主要器材74LSL942片，74LS741片，74LSL831片，逻辑开关盒1个六、实验报告CPQAQBQCQDL010O234B寄存器A寄存器CPQAQBQCQDQAQBQCQD012341分析表3_5_2的实验结果，总结移位寄存器74LS194的逻辑功能写入表格功能总结一栏中。2根据实验内容2的结果，画出四位环形计数器的状态转换图及波形图。3分析累加运算所得结果的正确性。七、思考题1、在对74LS194进行送数后，若要使输出端改成另外的数码，是否一定要使寄存器清零2、使寄存器清零，除采用输入低电平外，可否采用右移或左移的方法CR可否使用并行送数法若可行，如何进行操作3、若进行循环左移，图3_5_4接线应如何改装注CMOSCC4194四位双向移位寄存器与TTL74LS194功能相同，可互换使用。引脚排列如图3_5_6所示。图3_5_6CC4194引脚排列图图3_5_5累加运算电路实验六A/D转换实验本实验为验证性实验一、实验目的1、熟悉使用集成ADC0809实现八位模数转换方法。2、掌握测试模数转换器静态线性的方法，加深对其主要参数意义的理解。3、熟悉集成ADC0809的性能、引脚功能及其典型应用。二、实验原理AD转换器用于将模拟电量转换为相应的数字量，它是模拟系统到数字系统的接口电路。AD转换器在进行转换期间，要求输入的模拟电压保持不变，因此在对连续变化的模拟信号进行模数转换前，需要对模拟信号进行离散处理，即在一系列选定时间上对输入的连续模拟信号进行采样，在样值的保持期间内完成对样值的量化和编码，最后输出数字信号。所以，A/D转换分为采样保持和量化与编码两步完成。采样保持电路对输入模拟信号抽取样值，并展宽保持；量化是对样值脉冲进行分级，编码是将分级后的信号转换成二进制代码。在对模拟信号采样时，必须满足采样定理采样脉冲的频率FS大于输入模拟信号最高频率分量的2倍，即FS2FLMAX。这样才能做到不失真地恢复出原模拟信号。AD转换器有多种型号。并联比较型、逐次逼近型和双积分型A/D转换器各有特点，在不同的应用场合，应选用不同类型的A/D转换器。高速场合下，可选用并联比较型D转换器，但受位数限制，精度不高，且价格贵；在低速场合，可选用双积分型A/D转换器，它精度高，抗干扰能力强。；逐次逼近型A/D转换器兼顾了上述两种A/D转换器的优点，速度较快、精度较高、价格适中，因此应用比较普遍。本实验采用ADC0809A/D转换器实现模数转换。ADC0809芯片简介1、ADC0809A/D转换器是采用逐次逼近的原理。内部结构图如图3_6_1所示。ADC0809由单5V电源供电，片内带有锁存功能的8路模拟多路开关，可对8路05V的输入模拟电压信号分时进行转换，片内具有多路开关的地址译码器和锁存电路、稳定的比较器，256R电阻T型网络和树状电了开关以及逐次逼近寄存器。通过适当的外接电路，ADC0809可对05V的双极性模拟信号进行转换。图3_5_1ADC0809的内部结构图2、ADC0809管脚功能图3_5_2ADC0809管脚图IN0IN78路模拟量输入引脚REF（）、REF（）参考电压输入D7D0八位数字量输出端。D0为最低位（LSB），D7为最高位（MSB）CLK时钟信号输入端GND接地端VCC电源5VSTARTA/D转换启动信号输入端ALE地址锁存允许信号输入端（以上两个信号用于启动A/D转换）EOC转换结束信号输出引脚，开始转换时为低电平，当转换结束时为高电平。OE输出允许控制端，用以打开三态数据输出锁存器。A、B、C地址输入线，经译码后可选通IN0IN7八通道中的一个通道进行转换。四、实验内容与步骤1、ADC0809静态线性度测试按图3_5_3接线。图3_5_3ADC0809静态线性度测试2、按表3_5_1调RP，使V1端的电压与表中给定的值一致，用万用表来保证并分别测出对应的输出8位二进制码，记入表。五、实验仪器与器材1、JD2000通用电学实验台一台2、CA8120A示波器一台3、DT930FD数字多用表一块4、主要器材ADC08091片，1K电位器1个，逻辑开关盒1个六、实验报告1画出ADC0804输入模拟电压与输出数字量之间的关系曲线。2比较实测值与理论值之间的误差分析表3_5_1输出值输入电压（V）理论值实测值误差000002004012016024032040050200250400460470480485492496500实验七、组合逻辑电路的设计与调试（一）本实验为设计性实验一、实验目的1、熟悉EWB软件的仿真实验方法，加深理解组合逻辑电路的分析与设计方法。2、测试所设计电路的逻辑功能。二、预习要求1复习组合电路的设计方法。按设计步骤，设计实验内容的逻辑电路图。2认真阅读附录A，熟悉ELECTRONICSWORKBENCH（简称EWB）软件的使用方法。三、设计要求与技术指标1设计一个三人表决电路，A，B，C三人对某一提案进行表决，如多数赞成，则提案被通过，表决机以指示灯亮来表示；反之指示灯不亮。根据所设计的电路进行仿真实验，检查是否符合设计要求。2设计一个能判断一位二进制数A与B大小的比较电路。画出逻辑图用LL、L2、L3分别表示三种状态，即LLAB，L2ABL2A24N取2故编码为表3_10_1状态编码表3、画出状态卡诺图，并写出状态方程和输出方程表3_10_2状态卡诺图Q2N1Q2NQ1N12Q1N1CQ1NQ0N4选择JKFF，特性方程为QN1JQNNK比较可得J2Q1N，K2Q1N,J1K115逻辑图6按图接线并进行电路测试，得出结论如表3_10_3所示。表3_10_3实验结论输入脉冲数Q1NQ0NC00001010状态编码S000S101S210S311Q1NQ2N010011011100图3_10_8四进制计数器的逻辑接线图210031114000五、实验仪器与器材1、JD2000通用电学实验台一台2、CA8120A示波器一台3、DT930FD数字多用表一块4、主要器材74LS1122片、74LS742片，逻辑开关盒1个等。六、实验报告要求1设计任务要有设计过程和设计逻辑图。2数据记录力求表格化。3总结本次实验体会。七、实验思考与总结总结时序逻辑电路的设计方法。实验十一计数器的设计（二）本实验为设计性实验。一、实验目的1熟悉集成计数器的功能特点。2熟悉集成计数器的使用方法。3熟悉“反馈归0法”设计计数器。二、预习提示1复习集成计数器的逻辑功能。2根据设计要求设计出逻辑图。3用EWB仿真所设计的电路，检查是否符合设计要求。三、设计要求与技术指标1、对集成计数器74LS290按照表3_11_1进行二五十进制功能测试，记录实验结果。表3_11_1S9AS9BR0AR0BCPQ3Q2Q1Q01010011000000计数2、用集成计数器74LS290实现六进制计数器。3、用集成计数器74LS290实现八进制计数器。4、对集成计数器74LS160按照表3_11_2进行十进制功能测试，记录实验结果。表3_11_24用集成计数器74LS160实现五进制计数器。5用集成计数器74LS160实现十二进制计数器。四、设计提示1中规模（MSI）时序逻辑电路中规模集成电路MSI时序功能件常用的有计数器和移位寄存器等，借助于器件手册提供的功能表和工作波形图，就能正确地使用这些器件。对于一个使用者关键在于合理地使用器件，灵活使用器件的各控制输入端，运用各种设计技巧，完成要求的功能。在使用MSI器件时，各控制输入端必须按照逻辑要求接入电路，不允许悬空。下面，重点讲述两种最常用的集成计数器件74LS290和74LSL60。集成计数器种类很多，常用的计数器如表3_11_3所列。表3_11_3常用计数器性能器件种类型号相近型号计数脉冲边沿清除置数二一五一十进制异步计数器74LS29074LS210直接直接置9十进制可预置同步计数器74LS16074LS216直接同步4位二进制可预置同步计数器74LS16174LS214十进制可预置同步加减计数器74LS190/直接4位二进制可预置同步加，减计数器74LS191/十进制可预置同步加/减计数器（双时钟）74LS19274LS2174位二进制可预置同步加减计数器双时钟T419374LS215双时钟，不使用时钟端置1直接直接174LS290二一五一十进制异步计数器其引脚图及逻辑符号如图3_11_1所示，图中,S9A,S9B是直接置9端，在S9S9AS9B时,计数输出Q3Q2Q1Q0为1001,ROA,ROB是直接置0端,在ROROAROB1时,计数器置0。整个计数器由两部分组成，第一部分是1位二进制计数器，CP0和Q0是它的计数输入端和输图3_11_174LS290引脚图及逻辑符号出端第二部分是一个五进制部分，CPL是它的计数输入端，Q3，Q2，QL是输出端。如果将Q0与CPL相连，计数脉冲从CPO输入，即成为8421BCD码计数器，计数器的输出序是Q3Q2Q1Q0；将Q3与CP0相连，计数脉冲从CP1输入，便成为5421BCD码异步十进制加法计数器，它的输出码序是Q0Q3Q2Q1。74LS290二一五一十进制异步计数器，顾名思义，它是由一个二进制和一个五进制计数器两个独立部分组成的。两部分级联便构成2510进制计数，这也是它的最大计数模值。由于它有直接置9和直接0两个控制端，所以可用来设计小于10的任意8421BCD码进制的计数器。经常用它的直接置0端来达成此设计目的，该方法便是反馈归零法。反馈归零法就是将输出的某一有效状态位反馈到直接置0端，使计数器复位，从而改变其计数模值的。由于它是异步清零，考虑反馈有效状态时要与同步区别开来。简单地说，NN2/3VCC以后，VC10，VC21，Q0，故VOVOL。因此，VT2/3VCC。其次，再看VI从高于2/3VCC开始下降的过程当1/3VCC2/3VCC时，VC1VC21，故VOVOL不变；当VI1/3VCC以后，VC11，VC20，QL，故VOVOH。因此，VT1/3VCC。由此得到电路的回差电压为VTVTVT1/3VCC图3_12_2图3_12_1电路的电压传输特性图11_2是图11_1电路的电压传输特性，它是一个典型的反相输出施密特触发特性。如果参考电压由外接的电压VCO供给，则不难看出这时VTVCO，VT1/2VCO，VT1/2VCO。通过改变VCO值可以调节回差电压的大小。【例122】用两个555构成低频对高频调制的“救护车警铃电路”。参考电路为图3_12_3555组成的警铃电路555定时器的电源电压范围较宽,可在318V范围内使用,电路的输出有缓冲器,因而有较强的带负载能力,双极性定时器最大的灌电流和拉电流都在200MA左右,因而可直接推动TTL或CMOS电路中的各种电路,包括能直接推动蜂鸣器等器件。五、实验报告要求1测试电路，记录数据，并对实验结果进行分析。2设计任务要有设计过程。3分析讨论实验中发生的现象和问题。4总结本次实验体会。六、实验思考与总结1思考题（1）据观察到的波形和测量结果，分析多谐振荡器输出波形的周期由什么决定（2）单稳态触发器输出脉冲的宽度又有什么决定（3）用NE555如何构成施密特触发器2、提出自己的设计观点。3用到的知识点总结。实验十三DA转换器本实验内容1验证性实验，实验内容2为设计性实验。一、实验目的1熟悉集成DA转换器的基本功能及其应用。2学习集成DA转换器的测试方法。二、实验原理能把数字信号转换成模拟信号的电路称为数模转换器，简称DA转换器。它与AD转换器都是计算机或数字仪表中不可缺少的接口电路。1集成DA转换器的典型结构是由倒T形电阻网络和模拟开关组成，使用时外加运算放大器。图3_13_1所示的是N位DA转换器的原理图。其输出电压VO与输入数字量DODN1的关系为其中VREF为基准电压。2DA转换器的主要技术指标1分辨率是指DA转换器模拟输出电压可能被分离的等级数。常用输入数字量的位数N来表示。2转换误差是指输入端加入最大数字量全1时，DA转换器的理论值与实际值之差。它主要受转换器中各元件参数值的误差，基准电源的稳定程度和运算放大器的零漂大小的影响。图3_13_1N位DA转换器的原理图三、预习要求1、熟悉所用器件AD7520、74LSL61管脚的排列。2、复习教材中DA转换器的有关内容。3、用EWB仿真实验内容及所设计的逻辑图。四、实验内容及步骤1DA转换器AD7520功能测试1AD7520为10位集成DA转换器，其引脚排列见图3_13_2所示。按图3_13_4接线，图中10位二进制数码由实验板上的一组逻辑开关控制。图3_13_2AD7520引脚排列图3_13_374LSL61引脚排列图3_13_4测试DA转换器AD7520的功能2使D0D9全为零，调节运放的反馈电阻使VOO。3在输入端按照表3_13_1要求加入数字信号，用数字万用表测量输出电压VO并将测量结果填入表3_13_1。表3_13_1测试DA转换器的功能表输入数字量输出模拟量D9D8D7D6D5D4D3D2DLD0V0V1LL111L11L1O000000O1100000000O0L11L11L1LO00O000O0L00000000002用DA转换器组成阶梯波发生器由DA转换器AD7520、4位二进制计数器74LSL61引脚排列见图3_13_3所示和运算放大器UA741组成的阶梯波发生器。将函数发生器调至方波输出，FLKHZ，接到计数器的CP端，用示波器观察输出波形并记录之。参考电路如图3_13_5所示。图3_13_5阶梯波发生器五、实验仪器与器材1、JD2000通用电学实验台一台2、CA8120A示波器一台3、DT930FD数字多用表一块4、主要器材74LS1611片，AD75201片，UA7411片，逻辑开关盒2个100K电位器1个，1K电位器1个。六、实验报告1、画出实验电路，整理实验数据，画出实验波形图。2、写出所设计的智力竞赛抢答器电路的工作原理及工作过程。3、将实验值与理论值比较，分析误差产生的原因。七、思考题，1DA转换器主要有哪些技术指标210位DA转换器的分辨率是多少在实际应用中，怎样减小转换误差实验十四振荡、计数、译码、显示电路本实验为综合性实验一、实验目的1、巩固555定时器构成多谐振荡器的方法。2、巩固集成JK触发器的逻辑功能与应用，以及分频的组成。3、组成振荡、分频、计数、译码、显示综合型电路，提高综合分析和应用能力。二、预习要求1、复习综合实验各部分原理，功能以及管脚的使用。2、按设计要求画出实验电路。3、用EWB仿真所设计的电路。三、实验原理及设计提示本实验电路分别由多谐振荡器、分频器、计数器、译码器和数字显示器等五部分组成，如图3_14_1所示为十六进制计数译码显示电路原理图。1多谐振荡器由555定时器构成，其波形主要参数估算公式正脉冲宽度TPH069R1R2C负脉冲宽度TPL069R2C图3_14_1振荡、分频、计数、译码、显示原理图重复周期TTPHTPL069R12R2C重复频率F0LT144R12R2C占空比QR1R2R12R2注意做计算机仿真实验时，555定时器必须接复位开关，每启动一次，先将复位开关接到地端，然后，再接高电位端。2分频器图中74113为2JK触发器组成分频电路，其输出频率为FF04。74113的引脚图如图3_14_2A。其中CLK为CP脉冲输入端，PRE为置位端，低电平有效，正常工作时应接高电平。3计数器计数器用于记录脉冲的个数，采用74163或者74161组成，其引脚如图3_14_2B所示。其中CLK端为CP脉冲输入端，CLR为清零端，只要CLR0，各触发器均被清零，计数器输出为0000。不清零时应使CLRL。LOAD为预置数控制端。只要在LOAD0的前提下，加入CP脉冲上升沿，计数器被计数，即计数器输出QA、QB、QC、QD等于数据输入端A、B、C、D输入的二进制数。这就可以使计数器从预置数开始做加法计数。不预置时应使LOADI。ENP、ENT为功能控制端，当ENPENT1CLR1，LOAD1时，计数器处于计数状态。当计数到LLLL状态时，进位输出RCOL。再输入一个计数脉冲，计数器输出由LLLL返回0000状态，RCO由1变成O，作为进位输出信号。当ENP0，ENT1CLR1，LOAD1时，计数器处于保持工作状态。不仅计数器输出状态不变，而且进位输出状态也不变。ENP1，ENT0CLR1，LOAD1时，计数器输出状态保持不变，可进位输出RCO0。4译码器译码器就是把输入代码译成相应的输出状态，BCD7DEC74LS48是把四位进制码经内部组合电路“翻译”成七段A，B，C，D，E，F，G输出，然后直接推动LED，显示O15等十六个数字。AB图3_14_274113和74163引脚图5显示器显示部分是译码器的输出以数字形式直观显示出来。实验采用共阴极LED七段器。使用时可把BCD7DEC74LS48译码器输出端A，B，C，D，E，F，G接到对应的引脚即可。四、实验内容1按图3_14_1组装并测试实验电路。2参照图3_14_1设计二十四进制计数器，并和译码器相连，由显示器显示124等二十四个数字。组装并测试实验电路。（提示需用2片74LS163、2片74LS48及2片共阴七段显示器。）3用示波器同时观察多谐振器的输出波形与分频器的输出波形，是否起到四分频作用。4观察显示器的计数结果。五、实验仪器与器材1、JD2000通用电学实验台一台2、CA8120A示波器一台3、DT930FD数字多用表一块4、主要器材74LS1632片、74LS482片、共阴七段显示器2片74LS201片、555芯片1片，74113芯片1片，10K电阻与1K电阻各2只，电容1F、01F、001F各1只等。六、实验报告1、画出实验电路，整理实验数据，画出实验波形图。2、估算多谐振荡器的振荡频率。3、记录多谐振荡器的输出波形与分频器的输出波形。4、记录显示器的计数状态。七、实验思考题有同学测试显示器好坏时，直接从稳压电源取5V作为高电平，直接接到显示器各段上将会产生什么后果，为什么实验十五抢答器的设计本实验为综合性实验一、实验目的1掌握用组合逻辑电路和集成触发器设计抢答器的方法。2掌握用时序逻辑电路设计抢答器的方法。3熟悉74LS175，74LS148，74LS279，74LS48，数码管的外引线排列。二、预习要求1熟悉74LS175，74LS148，74LS279，74LS48的逻辑功能。2熟悉抢答器的工作原理。3根据设计要求设计出电路图。4用EWB仿真所设计的电路图，检查是否符合要求。三、设计要求1用74LS175，74LS00，74LS20以及辅助元件电阻、开关等实现4人抢答器。2用74LS148，74LS279，74LS48以及辅助元件电阻、开关等实现8人抢答器。四、设计提示14人抢答器（1）工作原理在接通电源时,因为S1S4未按下,U1的输入端D1D4通过电阻R1R4接地,U1的四个输入端为低电平,四个发光二极管LED1LED4不亮,表示没有人抢答,同时,U1的四个端14输出全为高电平,经过与非门、非Q门后为一高电平加到U3A的脚,打开U3A门,使CP通过U3B的脚输入,倒相后加到U1的脚,此时CP有效,四个抢答按钮有效。比赛开始当某人按下抢答开关时,比如说S1先按下,因为此时有CP加入U1的脚,所以U1内部D1触发器输出翻转,由低电平变为高电平,N1导通L1发光,表示第一人抢答有效。同时,1输Q出为低电平,通过与非门、非门后,输出一个低电平,关闭U3B门,使U1脚为高电平,CP无效,在此时再按其它抢答开关,输出均无效,U1处于锁定状态。下一轮抢答时,主持人按下S5,U1的脚输入一个低电平,使U1的四个D触发器复位,四个Q端输出为零,四个LED不亮,同时四个端经与非门、非门打开U3B,使U1脚Q输入CP,为下次抢答作好准备。2电路结构参考图3_15_1所示D1D2D3D4D14Q12Q13D25Q27Q26D312Q310Q311D413Q415Q414CLK9CLR1U174LS175123U3A74LS00456U3B74LS0012456U2A74L