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硕士论文 d b f 权重处理电路的设计与实现 摘要 采用数字波束形成( d b f ) 技术的有源相控阵雷达，具有自适应干扰抑制、同时多 波束形成等诸多特点，一直是雷达阵列信号处理领域研究的热点。目前，d b f 技术已 从概念研究、关键技术研究阶段发展到实际系统应用研究阶段，是新一代高性能雷达系 统的必然选择。 本文以某d b f 接收系统研制为背景，针对d b f 处理器接口带宽宽和处理能力要求 高的特点，给出了一种基于f p g a 和p o w e r p c 架构的数字多波束形成实现方案。接着， 围绕d b f 处理器多波束形成功能的实现开展研究，以x i l i n x 公司v 5 系列f p g a x c 5 v s x 2 4 0 t 为平台，完成了2 5 g p s 8 高速双向光纤接1 3 功能；完成了数据流驱动的 多波束d b f 权重处理功能；完成了通过1 0 g b p s 带宽s - r a p i d i o 接口与p o w e r p c 进行 基带数据和权重系数交互的功能等。最后，参与完成了d b f 处理器功能测试平台的搭 建和性能测试，测试结果表明所完成的多波束形成功能满足系统要求。 关键字：数字波束形成，d b f 处理器，高速串行接1 3 ，f p g a a b s t r a c t 硕士论文 a b s t r a c t t h ea c t i v ep h a s e da r r a yr a d a rw i t hd i g i t a lb e a mf o r m i n g ( d b f ) t e c h n i q u eh a sm a n y e x c e l l e n ta d v a n t a g e s ，s u c ha sa d a p t i v ei n t e r f e r e n c es u p p r e s s i o na n ds i m u l t a n e o u sm u l t - b e a m f o r m i n ga n ds oo n s oi ti sa l w a y sah o tr e s e a r c ht o p i ci nr a d a ra r r a ys i g n a lp r o c e s s i n gf i e l d n o w a d a y s ，t h ed b ft e c h n i q u eh a s b e e nd e v e l o p e df r o mt h es t a g eo fc o n c e p ta n dk e y t e c h n i q u eb r e a k t h r o u g h st ot h ea c t u a ls y s t e ma p p l i c a t i o n i ti sa ni n e v i t a b l ec h o i c ef o rn e x t g e n e r a t i o nh i g h p e r f o r m a n c er a d a rs y s t e m s i nt h i s p a p e r , u n d e rt h es u p p o r to ft h e d b fr e c e i v e ra r r a yp r o g r a m ，ad i g i t a l b e a m f o r m i n gi m p l e m e n t a t i o ns c h e m ei sp r o p o s e db a s e do nf p g aa n dp o w e r p c sa c c o r d i n g t od e m a n do ft h ed b f p r o c e s s o rw i t hw i d e l yd a t ai n t e r f a c eb a n d w i d t ha n dh i g hp r o c e s s i n g a b i l i t y t h e n ，t h er e a l i z a t i o no fm u l t i p l e b e a mf o r m i n gf o rt h ed b fp r o c e s s o r i sr e s e a r c h e d x i l i n xv t r t e x 5s e r i e sf p g a x c 5 v s x 2 4 0 ti su s e da st h ea l g o r i t h mr e a l i z a t i o np l a t f o r m t h e 2 5 g p s x 8h i g h s p e e db i d i r e c t i o n a lo p t i c a lf i b e ri n t e r f a c e sa n dt h ed a t a - s t r e a md r i v e n e d w e i g h tp r o c e s s i n g so fd b fm u t i - b e a mf o r m i n gf u c t i o n sa r ea l lc o m p l e t e di nt h i sp a p e r , f o l l o w e dw i t ht h ef u n c t i o nr e a l i z a t i o no ft h eb a s e b a n dd a t aa n dt h ed b fw e i g h tc o e f f i c i e n t s i n t e r a c t i o nb e t w e e nf p g aa n dp o w e r p cw i t ht h e10 g b p s - b a n d w i d t hs - r a p i d l o f i n a l l y , t h e t e s t i n gp l a t f o r mo f d b f p r o c e s s o r i sc o n s t r u c t e da n dt h ep e r f o r m a n c eo ft h ed b f p r o c e s s o r i sm e a s u r e d ，w h i c hv e r i f yt h ec o r r e c t n e s sa n de f f e c t i v e n e s so ft h em u t i - b e a mf o r m i n g r e a l i z a t i o na b o v e k e yw o r d ：d i g i t a lb e a mf o r m i n g ( d b f ) ，d b fp r o c e s s o r ，h i g h - s p e e d s e r i a li n t e r f a c e ，f p g a 硕士论文 d b f 权重处理电路的设计与实现 1 绪论 1 1 研究背景 雷达作为一种探测工具，在国防事业中发挥着非常重要的作用。随着科技的发展， 雷达装备的性能也日益提高。现代雷达必须具有高精度、多功能、抗干扰、可扩展等多 种能力。采用数字技术能够很好的提高雷达各方面的性能。将数字信号处理的方法引入 天线技术，在发射和接收的模式下以数字波束形成( d i g i t a l b e a m f o r m i n g ，简称d b f ) 取代传统模拟波束的形成，便产生了一种全新概念的数字阵列雷达( d i g i t a l a r r a yr a d a r ， 简称d a r ) t 1 】。数字阵列雷达以其各方面的优势，已经成为相控阵雷达的一个重要发 展方向。 d b f 是一种以数字技术来形成波束的技术。由于在基带上保留了天线阵列单元信 号的全部信息，因而可以采用先进的数字信号处理技术对天线阵列信号进行处理，以获 得波束的优良性能【2 】。通过d b f 技术可以自适应地形成数字波束，从而得到改善角分 辨率、进行非线性处理并实现空域抗干扰等特性。另外，d b f 技术还可以同时形成多 个独立可控的波束而不损失信噪比；波束特性由标矢控制，灵活可变；天线具有较好的 自校正和低副瓣性能等。总之，d b f 这些优点对于模拟波束形成来说是不能具备的， 因而对提高雷达性能有着深远的影响。 目前，d b f 技术已从概念研究、关键技术研究阶段发展到实际系统应用研究阶段， 是新一代高性能雷达系统的必然选择。 1 2 国内外研究现状 较早期的d b f 处理器都是基于微处理器架构来处理接收到的信号，从而形成较理 想的发射波束，但该系统无法实时处理接收数据，响应时间长。近年来随着信号处理理 论的发展和可编程器件的性能得到极大提升，基于f p g a 的d b f 处理器日益成为了主 流。 早在8 0 年代，德国在s 波段相控阵实验雷达e l p a 中验证了数字接收多波段形成 技术的实用性1 4 。该相控阵实验雷达的发射天线阵有3 0 0 个天线单元，接收天线阵为密 度加权阵，其圆形孔径为3 9 个波长，共有7 6 8 个有源天线单元。每一子天线阵均有一 套接收组件，其输出为两路正交的零中频信号，经过a d 转换后变成数字信号，传送 至计算机，在其中进行幅度加权和相加处理，以形成单脉冲测角需要的波束( ) 、方 位( aa ) 和仰角差( e ) 波束。这也是较早的有关d b f 技术应用于单脉冲和差波束 形成方面的较全面报道。 1 绪论 硕士论文 美超视距雷达a n f p s 1 1 8 的接收天线阵长为1 1 9 0 m ，波束宽度2 5 。，共有9 6 部 超外差接收机，高中频输出的两路正交信号经a d 变换后，送入数字信号处理机，用 数字波束形成方法，形成4 个接收波束，覆盖发射天线阵的较宽发射波束，同时进行距 离门多普勒滤波计算。由于采用了数字多波束形成方法，该超视距雷达可实现自适应波 束调零，在有强干扰的方向，例如需要抑制北极光干扰的方向形成宽的天线波束 7 1 。 美国空军研究所和美国国家宇航局于2 0 0 4 年合作研究了尺寸为1 0 0 米的l 波段大 孔径数字合成孔径雷达。在该雷达中使用x i l i n x 公司的v i r t e x i i 系列f p g a 作为硬件平 台，输入3 2 单元的天线阵列使用d b f 技术完成阵列相干波束形成的复杂的运算和动目 标指示的功能。8 b i t a d 变换器工作在1 0 0 m s p s 的采样频率上，数据通过光纤输入到 3 2 路d b f 处理器输入端口，最高输入速率可达到2 5 6 g b i t s1 9 。 2 0 1 1 年，美国i e e e 收录的科技杂志t 砒气n s a c t i o n so ni n s t r u m e n t a t i o n a n dm e a s u r e m e n t 中摘录了最新构架的雷达接收机与实时图像处理平台的设计相 关成果。该硬件平台使用2 片n v i d i a 公司的c 2 0 5 0 图形处理芯片( g p u ) 和x i l i n x 公 司的v t r t e x 5 系列x c 5 v l x 5 0 t 型号f p g a 实现了信号采样和数据采集。f p g a 前端接 收3 g h z 的8 b i t 模数转换器( a d c ) 数据存储在4 g b 的d d r 2 中，经过f p g a 实现了 数据流控制，最大数据吞吐量为3 2 5 g b s t 扪。 可编程平台的领导厂商x i l i n x 公司于2 0 1 1 年推出具有2 8 g b s 串行收发器的v t r t e x 7 系列f p g a 。该芯片采用2 8 n m 的三维封装技术，具有5 2 8 0 个d s p ；最高9 6 个收发器 每个最高可达2 8 0 5 g b p s ；1 0 0 m h z 功耗比目前主流使用的v i r t e x 5 系列芯片降低了 4 8 。虽然目前尚未出现应用该芯片作为雷达d b f 信号处理器的实例，但可以预见该 款芯片将有助于提高数据带宽和信号处理量，进一步提升雷达处理器的性制3 8 1 。 由于实现d b f 的算法运算量庞大，一般的单处理器硬件平台难以满足系统的高实 时性需求。因此，国内各科研院所的近几年研究成果多使用f p g a 作为流处理系统的前 期处理芯片，使用d s p 等处理器进行算法实现。 中国电子科技集团第3 8 研究所同样采用了f p g a ( e p 2 s 6 0 s ) + d s p ( a d s p 2 1 0 6 0 ) 的通用处理器构成d b f 系统。d s p 芯片根据当前工作模式，工作频率实时计算出波束 形成系数，并将系数缓存在内部r a m 当中，d s p 实时将对应的波束形成系数根据地址 总线信息，通过数据总线送至f p g a 。f p g a 完成v q 双路数据缓存，波束形成系数的 缓存，以及最终合成波束输出。最终发射十个波束，覆盖空域0 - 4 0 。 1 4 1 。 上海微系统与信息技术研究所针对星载多波束天线的大阵列系统和多波束系统的 高抽样，运用分布式算法( d a ) 和波束形成系统的旋转对称性采用f p g a 的硬件平台 实现数字波束形成，节省了硬件资源的损耗，最终实现了6 1 阵元、1 6 波束的d b f 发 射天线的研制【3 刀。 2 0 1 0 年，中国科学院电子学研究所用基于f p g a 的算法实现了仅需一个最高频率 2 硕士论文 d b f 权重处理电路的设计与实现 采样时钟获取离散化数据，通过对数据的插值得到较低时钟频率数据的多宽带孔径雷达 系统的数字接收技术。全程使用x c 5 v s x 5 0 t 芯片，在最高时钟频率为2 0 5 m h z 下处理 1 6 3 8 4 点数据所用时间为1 3 6 s ，能够满足s a r 信号实时处理的需要。 空军工程大学在2 0 1 0 年针对现代机载雷达信号的通用性、灵活性要求，采用一种 基于d s p ( t m s 3 2 0 c 6 4 1 6 ) + f p g a ( x c 4 v s x 5 5 ) 的雷达信号处理系统的设计方法。 其中f p g a 完成雷达回波数字信号的处理及d s p 接口和其他对外接口逻辑设计。与通 用计算机采用r s 2 3 2 串行通讯接口；与d s p 通过e m i f 连接实现相互数据交换与存储。 2 0 1 1 年，西安电子科技大学的雷达信号处理国防科技重点实验室使用一种通用信 号处理系统来应用于不同的雷达系统。在硬件结构上采用1 片e p 2 s 6 0 系列f p g a 与4 片a d s pt s 2 0 1 的d s p 的拓扑结构。系统总线传输采用流水协议，零等待周期配置达 到了5 0 m h z x 6 4 b i t 的速率，f p g a 与d s p 链路传输速度为4 0 0 m h z x 4 b i t ，d s p 与d s p 之间传输速度为6 0 0 m h z 4 b i t 。该系统平台已应用于连续波雷达以及脉冲雷达上。 本课题以某d b f 接收系统研制为背景，给出了一种基于f p g a 和p o w e r p c 架构的 数字多波束形成实现方案。与以上雷达d b f 信号处理器相比，本课题d b f 权重处理器 具有接1 3 数据宽带大、信号处理运算量大；采用v p x 高速串行总线技术，提升了处理 器性能等特点。 1 3 本文的主要工作 根据课题要求，主要完成了以下工作： ( 1 ) 针对d b f 算法运算量大，以及实时性很高的特点，结合f p g a 和p o w e r p c 的各自特点，确定了f p g a + p o w e r p c 的d b f 处理器的硬件实现方案，并在处理电路中 采用了v p x 高速串行总线技术。该硬件平台可以完成2 0 g b p s 高速双向光纤接1 3 功能， 并具有通过1 0 g b p s 带宽s - r a p i d l o 接口与p o w c r p c 进行基带数据和权重系数交互的功 能。 ( 2 ) 根据雷达系统要求，使用f p g a 实现d b f 处理器中的数字多波束的形成功能。 采用流水线的结构实现各功能模块，完成了数据流控制和加权处理，最终最多可以形成 1 8 0 波束。为了使f p g a 资源利用率和工作时钟频率高，能够有效保证f p g a 程序高速 运行的正确性和可靠性，因此在实现过程中使用大量区域和时序约束等优化措施。 ( 3 ) 参与完成了d b f 处理器功能测试平台的搭建和性能测试，测试结果表明所完 成的多波束形成功能满足系统要求。 本文结构和内容安排如下： 第l 章主要包含了课题的研究背景、国内外研究现状、结合项目的所做的主要工作 和内容安排；第2 章介绍了d b f 基本原理，结合某d b f 接收系统研制要求给出d b f 处理器硬件电路设计方案：第3 章详细介绍了d b f 处理器数字多波束形成的f p g a 实 3 1 绪论 硕士论文 现；第4 章介绍了d b f 处理器功能与性能测试，给出了测试的平台、方法及结果分析； 第5 章里对本文所做的工作进行了总结和展望。 4 硕士论文d b f 权重处理电路的设计与实现 2d b f 处理器硬件电路设计方案 2 1d b f 的基本原理及其在雷达系统中的应用 波束形成是指在通过调整天线阵元的权矢量来自动地优化阵列天线的方向图，以求 在特定方向上形成主波束以接收有用的期望信号，在其他方向抑制干扰信号形成零点。 整个系统是一个空域滤波系统。为了能根据雷达工作环境或雷达工作方式的变化而快速 改变空域滤波所需的权矢量，空域滤波器的特性就需要随之生变化，使其具有自适应能 力，使空间滤波器在干扰方向具有可能低的响应，而同时在目标方向保持尽可能大的响 应。当叠加在一起的几个信号占有相同的频带时，优秀的雷达自适应处理器能够处理利 用空域滤波来实现信号分离。 在数字波束形成技术的具体实现过程中，把阵列天线输出的信号先通过通道接收机 再进行a d 采样，模数转化后送到数字波束形成器的处理单元，信号处理器完成对各 路信号的复加权处理，最终产生不同指向的所需波束信号。由于数字波束形成一般是通 过d s p 、f p g a 等可编程芯片实现，所以具有很高的灵活性和可扩展性。 数字波束形成技术具体实现原理如下： 为了实现空间信号处理的灵活性，最理想的数字波束形成是在每一天线单元后面接 上一路数字接收机，实现信号数字化，然后采用数字信号处理的方法实现波束形成【2 1 。 图2 1 1d b f 技术原理 如图2 彭1 所示，给出了一个应用数字波束形成技术的雷达接收机的原理简图。n 个天线辐射单元中每一个单元后面接一个数字通道接收机( 含a d 变换) ，输出数字信 号黾。) 。五( 。) 送至信号处理机进行加权，这些权值可以事先确定，也可以根据实时场 1 绪论硕士论文 景数据和设定的准则自适应计算，将加权过的信号根据需要进行组合，形成波束输出【3 1 。 令n 单元天线阵接收到的信号矢量为x ，即 x 2 【x ox x n - i r ( 2 1 1 ) 式2 1 1 中，鼍为第f 个单元接收到的复信号( 如图2 1 2 所示，通过数字式通道接收机 实现) ，即 薯= + j q i ( 2 1 2 ) 获得信 号增益 抑制信号瞬时 带宽外的干扰 高速 采样 下变频器至基带，低通 滤波，产生i q 基带信号 i q 图2 1 2 数字式通道接收机的组成及原理 为形成第k 个波束需要的对第f 个单元通道的复加权系数形。为 = a ie x p 一j i a c n k 】 ( 2 1 3 ) 则第k 个波束的接收信号矢量的加权矢量矾为 w = w o iw l w 趾w ( - 1 ) i 】r ( 2 1 4 ) 加权后的复信号，经相加、求和便得到数字波束形成网络的输出函数最( 秒) 疋( 口) = 形r x ( 2 1 5 ) k ( p ) l 便是第k 个波束的方向函数。 数字波束形成可以在任何需要的方向上提供任意数量的同时多波束和所需要的波 束形状。由于波束形成任务都是在数字信号处理器中实现，因而全完不需要射频移相器 来驱动波束，真正使“相控阵 雷达( 移相器控制) 变成“数控阵( 数字控制) 。 2 2d b f 接收阵介绍 2 2 1d b f 接收阵组成与结构 d b f 接收阵由天线阵面、通道接收机阵列、a d 采样与与处理板、d b f 处理器、 信号处理器、显控计算机等部分组成。本课题的雷达系统各部分基本情况及功能如下： ( 1 ) 天线阵面 二维平面阵，6 4 列1 6 行，共6 4 1 6 = 1 0 2 4 阵元；每个阵元都是一个由俯仰方向4 个天线单元组成的子阵。每个阵元间距为方位方向0 5 a ，俯仰方向2 a 。( 其中名为雷 达工作波长) ( 2 ) 通道接收机 2 硕士论文d b f 权重处理电路的设计与实现 天线阵面之后有一个通道接收机阵列。每个阵元后边接一个通道接收机，因此共 有1 0 2 4 个通道接收机。该接收机把天线阵元接收到的微波回波信号变换成中频信号输 出。 ( 3 ) a d 采样与与处理板 通道接收机阵列之后为a d 采样与预处理板。每块a d 采样与预处理板负责完成 对1 6 个通道接收机输出信号的a d 变换与预处理，每8 块a d 采样与预处理板的输出 数据通过1 根光纤输出给d b f 处理器。因此，共有6 4 块a d 采样与预处理处理板，8 根光纤连接a d 采样及与处理板与d b f 处理器。 ( 4 ) d b f 处理器 d b f 处理器完成自适应d b f 权重系数计算和多波束形成。其输入是8 根与a d 采样及预处理板相连的光纤，输出通过背板的r a p i d i o 总线或面板上的1 根光纤信号与 处理器相连。 ( 5 ) 信号处理器 信号处理器完成m t d 处理和恒虚警检测，数据处理完成点迹凝聚与单脉冲测角， 最后的航迹结果在显控台上显示。 五个组成部分的示意图，如图2 2 1 所示。 1 0 2 4 天线单元 图2 2 1 本课题雷达系统示意图 3 l 绪论硕士论文 2 2 2d b f 处理器功能要求和性能指标 d b f 处理器的接口与功能要求： ( 1 ) 基带数据接口： d b f 处理器通过8 根光纤与“a d 预处理电路”相连，每根光纤下行通道负责接 收“a d 预处理电路 送来的1 2 8 通道基带数据，上行通道负责发送工作模式和控制指 令。d b f 处理器通过一根光纤的双向通道与后续的“信号处理器相连，d b f 处理器 的光纤输出下行通道用于波束形成后数据传输，光纤输出上行通道用于接收下一个雷达 工作的模式以及波束指向。 ( 2 ) 基带数据的模式及形成的波束数量 基带数据中包含了工作模式字，工作模式不同形成波束数目不同。搜索模式下， 形成1 8 0 个波束，覆盖指定空域；确认模式下，形成1 5 个波束( 5 组和差单脉冲波束) ， 进行目标确认；跟踪模式下，形成3 个波束( 1 组和差单脉冲波束) ，进行目标跟踪。 ( 3 ) 波束形成后输出接口形式 d b f 处理器通过1 根光纤与后续“信号处理器相连，光纤输出下行通道用于波 束形成后数据传输，光纤输入上行通道用于接收下雷达工作模式指令和波束指向指令。 d b f 处理器基本性能指标要求： ( 1 ) 三种工作模式下光纤输入基带数据率： 每根光纤接口速率为双向2 5 g b p s ，最高有效数据率为2 5 g b p s 。三种工作模式下 实际基带数据量为： 搜索状态：8 1 9 2 m b p s ； 确认状态：2 0 4 8 g b p s ； 跟踪状态：5 1 2 m b p s 。 ( 2 ) 三种工作模式下光纤输出波束形成后数据的数据率： 搜索状态：1 4 4 m b p s ： 确认状态：3 0 m b p s ； 跟踪状态：0 5 m b p s 。 ( 3 ) 权重系数更新速度： 系统要求d b f 处理器最快权重系数更新周期为一个c p i - - 1 0 4 m s 。 2 3d b f 处理器的设计方案 许多军事和航空应用都要求对实时数据流或图像数据流进行高速处理。硬件平台的 i o 流处理一般包括滤波，信号调整，校验和采集。虽然一些流处理应用采用专用a s i c 芯片，但是由于非常不灵活，并且需要很长的设计周期和昂贵的成本，所以不是一个理 4 硕士论文 d b f 权重处理电路的设计与实现 想的解决方案。此外，为了满足处理需要，流处理应用一般需要解决系统问题，例如尺 寸大小，重量，功率，开发周期，现场升级和重配置。因此，在d b f 处理器设计方案 的中，最关键的问题是选择合理的硬件平台以确保有充足的硬件资源来实现系统要求的 大量复杂的运算功能。其中，硬件资源包括了运算速度、存储空间容量、乘法器硬件资 源、i o 速率等，常见的硬件平台方案主要有以下几种【2 l 】： ( 1 ) 高速d s p 方案 d s p 具有很高的并行处理性能、可适用于不同的硬件平台，具有很好的可靠性、通 用性和可更换性。其优势在于软件更新速度快，适合于较低采样速率下多条件进程，特 别是负责的多算法的任务。在文献【1 3 和文献 1 4 】中都采用了d s p 作为权重更新的计算 器。 但是面临高速数字波束形成这种复杂的时序逻辑运算，用单片d s p 实现是非常困 难的。因为受到串行指令流的限制，在一定的采样率下，一个d s p 仅能完成对数据非 常简单的运算、特别是负责的多算法任务。 ( 2 ) 现场可编程门阵歹i j ( f p g a ) 方案 。 可编程逻辑器件是当今数字设计的主要硬件平台，包括了可编程阵列逻辑( p a l ) 、 复杂可编程逻辑器件( c p l d ) 、通用阵列逻辑( g a l ) 和现可编程门阵列( f p g a ) 等。 这些器件可以反复擦写，并全完由用户通过软件来进行配置和编程。其中，f p g a ( f i e l d p r o g r a m m a b l eg a t ea r r a y ) 是2 0 世纪8 0 年代中期出现的一种新型可编程逻辑器件，它 通过改变其布线来实现不同的功能并利用可编程电子开关实现其逻辑功能。f p g a 片内 有大量的逻辑门和触发器，主流f p g a 采用基于s r a m 工艺的查找表结构，规模大、 集成度高，处理速度快，执行效率高。能完成负责的时序逻辑设计并且编程灵活，方便。 适用于高采样率、高速率、任务固定或重复的情况下框图式编程场合。在文献 8 】和文 献 1 5 】中都应用高端f p g a 芯片作为数据流的主控芯片，实现数据接收发送和数字波束 形成的关键算法。 缺点是掉电后一般会丢失原有的逻辑配置，不能处理多事件，不适合条件操作，因 此适宜完成简单重复算法的操作。 ( 3 ) p o w e r p c 方案 p o w e r p c 是一种r i s c 架构的c p u ，其基本的设计源自i b m 的p o w e r ( p e r f o r m a n c e o p t i m i z e dw i t he n h a n c e dp a s c ) 架构。p o w e r p c 处理器有非常强的嵌入式表现，因为它 具有优异的性能、较低的能量损耗以及较低的散热量。尤其是g 4 系列处理器通过加入 a l t i v e e 技术，已经具有几十个g f l o p s 的处理能力，其性能超过了普通d s p 芯片的处 理能力。p o w e r p c 的寄存器可分为：3 2 个3 2 b i t 的通用寄存器，可通过加载指令从内存 中读取数值，或通过存储指令将数值写入内存；丰富的3 2 b i t 专用寄存器，可访问额外 的处理器资源；3 2 b i t 机器状态寄存器( m s r ) 定义了p o w a r p c 的工作状态，允许用户 5 1 绪论硕士论文 修改；3 2 b i t 的条件寄存器( c r ) 可分为8 个区域( c r 肚c r 7 ) ，每个区域包含4 b i t 用 于控制所有的条件分支；3 2 b i t 芯片控制寄存器用于配置、控制和读取外部处理器。 d s p 、f p g a 、p o w e r p c 各有特点，应用于不同场合。表2 3 1 给出了其性能之间的 比较。 表2 3 1f p g a 、d s p 、p o w e r p c 技术性能的比较 技术性能f p g ad s pp o w e r p c 处理器速度速度很快( 高速可达3 0 0 m )d s p 时钟速度有所限制支持最高1 5 g 时钟频率 处理数据方 式 很高的并行处理性能 通常是串行处理很高的并行处理性能 乘加运算实 通过硬件乘法器高速实现乘加功能重复操作分布式或并行算法 现方式 乘加速度采用并行算法则速度快受d s p 乘加速度的限制采用并行算法则速度快 f i r 滤波器、卷积、f f r 、需顺序执行信号处理程序，浮点计算能力高，处理 各自优势 并行计算的简单算法可处理较复杂的算法速度快 编程语言 v h d l 、v e r i l o g 、c c 、汇编语言c 、汇编语言 编程难易度简单，需了解硬件结构简单中等 价格不同配置价格相差较多与使用存储器的多少有关不同配置价格相差较多 重复配置性可无限次配置通过改变程序内存配置通过改变程序内存配置 从不同内存的地址读取程 通过b s p 配置内存、基 配置方式通过下载线传输程序到芯片 序从而完成配置 本寄存器 功耗可使用低功耗设计，需散热与使用存储器的多少有关功耗很低 在流处理系统中，现代f p g a 技术非常适合做前期处理。在数字波束形成处理过程 中，可以充分利用f p g a 逻辑门电路的并行性，对大数据量进行流水操作，提高系统处 理速度，完成大量的实时处理运算。因此使用f p g a 来作为数据处理和权重累加处理的 核心芯片。 p o w e r p c 的处理能力是远大于d s p 的，具有非常强的嵌入式能力，所以f p g a + 处 理器的方案中，选择p o w e r p c 来作为处理器。用f p g a 可并行实现数据流处理、处理 的数据量大并且运算速度高，在本项目中作为基带数据的传输及数字波束形成处理的实 现主芯片最为合适，但是其通用v e d l o g 程序只能实现一些运算结构较简单的算法， f p g a 无法实现复杂的运算逻辑。而p o w e r p c 处理器与f p g a 芯片刚好可以互补，它 的优点在于可以用c 语言实现很复杂的算法，适合在本项目中采用自适应算法计算权 值。然而p o w e r p c 的不能够像f p g a 那样并行执行，所以它的运算速度比f p g a 慢， 无法处理高速率的数据流。因此，两者能够互补优缺点，从而高速实现多波束的数字波 束形成技术。 6 硕士论文d b f 权重处理电路的设计与实现 流处理应用中的中期和后期处理阶段一般采用p o w e r p c 通用处理器处理，板载 p o w e r p c 处理器，除了处理f p g a 命令和控制任务，还可以类似四d s p 或单板机里的 处理器节点，参与中后期处理。这些处理阶段通常包含浮点向量计算，使用8 6 4 1 d 中 a l t i v e c 单元进行处理。在这个体系中的板载p o w c r p c 处理器都会得益于丰富的系统和 中间软件，用户可以从复杂的集成工作解脱出来，通过抽象出硬件细节，开发出更简化 的应用程序代码。自适应算法计算器p o w e r p c 采用飞思卡尔的m p c 8 6 4 1 d 双核处理器。 该器件的优点在于它的集成功能，这意味着更少的板卡数量和更高的处理密度。采用两 个运行频率高达1 5g h z 的e 6 0 0 核心，这是目前性能最高的核心。每个核心都有自己 受e c c 保护的1 m b 后端l 2 缓存空间。另外，v i r t e x 5 系列芯片尤其适合搭配f r e e s c a l e 的双核8 6 4 1 处理器，因为二者使用相同的r a p i d l o 网络互联。除此，8 6 4 1 d 处理器还 有两个单独的连接通道，连接到v i r t e x 5 。第一个是可选择的映射接口，该接口能够将 不同位流源存储到本地的f l a s h ，s d r a m 内存或者远程文件系统中。通过运行在 p o w e r p c 上应用发出指令，迅速将位流加载到f p g a 中。这对系统适应多模式要求非常 重要的。第二个连接是本地命令总线，8 6 4 1 d 处理器使用专门的命令与控制，寄存器设 置等访问该总线，不会破坏进出f p g a 的数据流。 通过比较f p g a 和p o w e r p c 的各自的优缺点，本项目采用f p g a + p o w e r p c 的方案 来实现数字波束形成技术。f p g a 来作为数据流处理和权重累加处理的核心芯片，主要 完成大量的复数乘法和迭代运算控制程序，并实现与p o w c r p c 数据传输功能。p o w c r p c 主要承担三角函数和复杂矩阵运算的自适应权计算部分。 因此，d b f 处理器的硬件平台如图2 3 1 所示，采用两片f p g a 来接收前端数据的 输入与存储，并通过r a p i d i o 接口控制与p o w e r p c 之间的通信。 5 1 2 阵元 数据通过 光纤传输 配置总线，控制总线 r a p i d l o i4 s w i e t hk = d d r 2 5 1 2 m d d r 2 5 1 2 m 配置 f p o a 配置总线，控制总线 图2 3 1d b f 处理器的硬件平台示意图 7 薹| i 霎 器嚣雩 i 绪论硕士论文 2 3 1f p g a 选型 在本课题d b f 系统权重处理方案中，需要对1 0 2 4 个阵元进行处理生成1 8 0 个波束， 数据量巨大，速度快，难度大，资源使用多，因此需要选择高性能f p g a 作为实时数据 流控制的核心器件。 当今f p g a 器件的主要设计生产商有l a t t i c 公司、a c t e l 公司、a l t e r a 公司、x i l i n x 公司等。其中当属a l t e r a 公司和x i l i n x 公司产品性能高、器件种类丰富、工艺稳定可靠 【2 2 1 。如今a l t e r a 的主流器件有c y c l o n e ，s t r a t i x 等系列，其中c y c l o n e 系列主要应用于 简单的数字信号处理和逻辑设计系统，而s t r a t i x 系列更为高端主要应用于高速逻辑设 计和复杂数字信号处理系统；x i l i n x 公司的主流器件有s p a r t a n - 2 ，s p a r t a n 3 ，v i r t e x 2 ， v i r t e x - 4 ，v i r t e x 5 等系列【2 2 1 ，其中s p a r t a n 系列为初级应用产品适用于普通的工业、商 业等领域，具有较高的性价比。v i r t e x 系列相对性能更优，主要面向通信基础设施、汽 车工业、复杂医疗器械和高端消费电子等领域。在器件的结构设计上，x i l i n x 公司器件 的可编程逻辑块相比a l t e r a 公司要复杂一些，使用起来也要方便一些，高端芯片的硬件 资源更为丰富。在复杂的逻辑设计系统中，适合选用x i l i n x 公司的产品作为主控f p g a 芯片确保系统的高效稳定运行。 通过对比选取x i l i n x 公司最新一代的f p g a 产品v i r t e x 5 系列来作为主控芯片。该 系列芯片有4 种新型平台，每种平台都在高性能逻辑、串行连接功能、信号处理和嵌入 式处理性能方面实现了最佳平衡。其中该课题中使用的s x t 针对具有低功耗串行连接 功能的d s p 和存储器密集型应用进行了优化。其主要特点如下： ( 1 ) 采用了最新的6 5 n m 工艺，结合低功耗i p 块将动态功耗降低了3 5 ；此外， 还利用6 5 n m 三栅级氧化层技术保持低静态功耗； ( 2 ) 利用6 5 n me x p r e s sf a b r i c 技术，实现了真正的6 输入l u t ，并将性能提高了 2 个速度级别； ( 3 ) 内置有用于构建更大型阵列的f i f o 逻辑和e c c 的增强型3 6 k b i t 块r a m ， 带有低功耗电路，可以关闭未使用的存储器； ( 4 ) 逻辑单元3 3 万个，可以实现高性能； ( 5 ) i o 管脚1 2 0 0 个，可以实现高宽带存储器网络接口，1 2 5 g b sl v d s ； ( 6 ) 低功耗收发器2 4 个，可以实现1 0 0 m b s , - , 3 7 5 g b s 高速串行接口； 核电压为1 v ，系统时钟5 5 0 m h z ； ( 7 ) 5 5 0 m h zd s p 4 8 es l i c e 内置有2 5 1 8 m a c ，提供3 5 2 g m a c 的性能，能够在 将资源使用率降低5 0 的情况下，实现单精度浮点运算； ( 8 ) 更加灵活方便的时钟管理管道( c l o c km a n a g e m e n tt i l e ) ，结合了用于进行精 确时钟相位控制与抖动滤除的新型p l l 和用于各种时钟综合的数字时钟管理器( d c m ) c 2 2 】 8 硕士论文d b f 权重处理电路的设计与实现 表2 3 2x i l i n x 公司主流芯片的性能列表 分布式r a m块r a m d s p 4 8 e 型号 v i r t e x - 5s l i c er o c k e t 的 容量容量 s l i c e x c 2 s 1 0 01 3 5 03 8 k b4 0 k b0o x c 3 s 5 0 0 e4 6 5 6 7 3 k b 3 6 0 k b2 00 x c 4 v l x l 56 1 4 49 6 k b8 6 4 k b3 2 o x c 5 v l x 3 04 8 0 03 2 0 k b1 1 5 2 k b3 20 x c 2 v p 3 01 3 6 9 6 4 2 8 k b 2 4 4 8 k b1 3 6 8 x c 4 v s e 5 52 4 5 7 63 8 4 k b5 7 6 0 k b3 2 00 x c 5 v l x 3 3 0 t5 1 8 4 03 4 2 0 k b1 1 6 6 4 k b1 9 22 4 x c 5 v s x 2 4 0 t 3 7 4 4 04 2 0 0 k b1 8 5 7 6 k b 1 0 5 6 2 4 表2 3 2 选取对比了x i l i n x 公司的各型号f p g a ，涵盖了从普通的s p a r t a n 系列到高 性能的v i a e x 5 系列。从中可以看到，x i l i n xv i r t e x 5 提供了很大的用户可用面积，大 量专门的浮点d s p 单元和高速串口。该f p g a 采用6 5 纳米工艺，可以有效的减少漏电 电流和静态功率消耗。6 5 纳米工艺还减少了节点电容，并且采用1 v 核心电压，这些都 有助于减少动态功率消耗。基于硬件资源的考虑，本课题所选取的x c 5 v s x 2 4 0 t 芯片 性能最优。 在使用的内存区域。这样的存储权重系数的空间根据不同波束要加以区分，最多需 要1 8 0 个这样的空间。也就是3 2 b i t x5 1 2 阵元x1 8 0 波束x 2 = 3 2 b i t x18 0 k 。之前用于 接收光纤数据的缓存空间是4 x 3 2 b i t x l 6 k ，再加上基带数据存储空间是1 6 k 3 2 b i t ，从 消耗r a m 3 6 的个数总共需要2 6 0 个，v 5 s x 2 4 0 t 总共r a m 3 6 有5 1 6 个【2 2 】，占用资源 5 0 3 。其中一些1 6 b i t 位宽的可以使用r a m l 8 从消耗的总的存储资源上看数据存储需 要8 3 2 m b i t ，v 5 s x 2 4 0 t 的存储资源总共有18 m b i t ，消耗4 6 。权重处理模块主要是复 乘累加工作，由d s p 4 8 e 模块搭建而来，复乘累加一个波束的形成需要4 个d s p 4 8 e ， 最多在搜索模式下1 8 0 个波束，同时1 8 0 个复乘累加工作需要1 8 0 x 4 = 7 2 0 个d s p 4 8 e 。 v 5 s x 2 4 0 t 中的d s p 4 8 e 可用资源有1 0 5 6 个，使用6 8 。由该模块构成的复乘累加器仿 真在5 0 0 m h z 下工作正常，使用时可以和其他模块工作在3 0 0 m h z 。 本课题所采用的1 2 通道光纤接口f p g a 板硬件配置高、处理能力强，通过规划合 理利用硬件资源、达到提高处理速度、降低f p g a 编程复杂性、提高软件可靠性和合理 性。可运用的硬件资源包括了q d r - r a m 存储器、r a p i d l o 数据交换通道、 p 0 1 e r p c 8 6 4 1 d d s p 等。 2 3 2f p g a 设计 为了保证d b f 处理器可靠地实现功能，在f p g a 原理图的设计过程中，需要考虑 v 5 1 和v 5 2 这2 片f p g a 的互连以及与d d r 2 和q d