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1,Signal Integrity 、EMC & High Speed PCB Design,Part3 PCB的信号完整性分析,第3部分 PCB的信号完整性设计,PCB的信号波形完整性设计 信号完整性问题-反射 阻抗匹配 关键长度 布线 单端传输线 信号线差分对 端接技术 串联 并联 戴维南 AC 二极管 信号完整性问题-串扰 共模和差模 布线层的安排 互连和I/O 信号完整性分析模型,第3部分 PCB的信号完整性设计,PCB的信号时序完整性设计 两种常见的时序模型及其时序裕量的计算方法 几种变型的源同步时序电路及其时序裕量的计算方法 仿真在时序设计中的作用 PCB的电源完整性设计 电源完整性问题 同步开关噪声 电源分配设计 PCB回流设计,PCB的电源完整性设计,电源完整性问题 概述 电源系统波动原因 同步开关噪声 芯片内开关噪声及抑制方法 芯片外开关噪声（地弹）及抑制办法 电源分配设计 PCB的回流设计 回流类型 分割电源平面与EMI仿真,电源完整性问题,电源完整性（PI）是指系统运行过程中电源的波动情况，或者说电源波形的质量。 背景 开关器件数目不断增加，芯片工作电压不断减小，电源的波动会给系统带来致命的影响。 信号速度加快，电源线因耦合电感而承受不小的压降。 PI质量也直接影响最终PCB的信号完整性和EMC。 电源波动的原因及分类 器件高速开关状态下，瞬态的交变电流过大：同步开关噪声（SSN）或i噪声，地弹也可归为此类 电路回路上存在的电感：非理想电源阻抗影响（包括电源内阻） 谐振及边缘效应,PI问题：电源、地问题,同步开关噪声SSN的起因,减小SSN的措施,芯片设计时要考虑信号/电源/地的数量比，参考值为4:1:1 FPGA设计时可参考 做好芯片的封装设计，特别是处理好芯片内的电源、地，电源和地的引脚引线要尽量短 电源和地应平均分布，并尽量靠近 芯片内最好有耦合电容，单板上也要有合理的滤波方案。 使用电源平面和地平面，并让电源平面和地平面尽量相互靠近 尽量选择弱输出驱动能力的驱动器 连接器的收发信号分开 DCA（Direct Chip Attach,芯片直接贴装）技术,电源分配系统设计,电源分配系统，其作用是给系统内的所有器件足够的电源，这些器件不但需要足够的功率消耗，同时对电源的平稳性也有一定的要求 电源之所以波动，就是因为实际的电源平面总是存在阻抗，这样在瞬间电流通过时，就会产生一定的电压降和电压摆动，故需要对电源的阻抗进行控制： 采用电阻率低的材料，如铜 采用较厚、较粗的电源线，并尽可能减少长度 尽量降低接触电阻 尽量减小电源内阻 电源尽量靠近地 合理使用去耦电容,电源分配系统设计,电源线的合理布局 设计高速PCB板的关键之一就是要尽可能的减小由于线路阻抗引起的压降和高频电磁场转换而引入的各种噪声。通常用两种方法来解决上述问题。 电源总线技术(POWER BUS) 采用一个单独的电源层进行供电 电源层在很大程度上缓解了压降和噪声的问题,电源线的合理布局,采用电源总线技术，各个元器件悬挂在电源总线上，所以又称之为悬挂式总线 电源总线的宽度通常比普通的信号线要宽，采用总线技术后，虽然可以减小压降和和噪声的问题，但它们仍然存在。 假设电源电压为3.3V，OA，AB，BC，CD，BE，AF各段导线的电阻为0.05，PCB板上的每个元器件的扇出或吸入电流为200mA 则IOA=2.6A，IAB=1.6A，IBC=ICD=0.8A 最后元件9上的电压为： 3.3-2.60.05-1.60.05-0.80.05 =3.01V,电源线的合理布局,对电源总线技术进行改进，如图所示，称为电源总线网络法，即让电源总线相互交叉，而把对噪声和压降敏感的元件放在电源线网络的交叉点上，使得每一个元件同时属于几个不同的回路,如图中元件6，7就分别属于四个不同的小回路。由于电流可以从网络中的任何一条总线上进来或出去，而且每一个网孔构成了一个回路，这就不仅可以使网络中每条总线上的电流趋于均衡，不会出现悬挂式总线上的各段总线电流大小不一致的问题，因此就可以减小由于线路阻抗引起的压降问题。 元件的电流由各网孔分担，每个网孔的电流为400mA。对于元件5，元件9和元件1的电压都比它高，因而电流从元件1和9流向5，从5流出到6。在最坏情况下即元件9和1的电流全部从一端流出进入元件5，则元件5上的电压为3.3-0.40.05=3.28V(仍假定各段导线电阻为0.05)，要比悬挂式总线高了许多,两种电源总线技术的对比,电源分配系统设计,阻抗对于电源分配系统的影响 理想的电源的阻抗是0，这样可以保证电源端的电压和负载端的电压一致 但实际的电源，它具有一定的阻抗，分别以电阻、电感、电容的形式表示，因此噪声将叠加在电源上。 设计的目标就是尽可能减小电源分配网络的阻抗，同时尽量滤除噪声。 减小电源分配网络的阻抗的方法：尽量使用电源平面，设计好叠层等,电源分配系统设计,电源层的分配和分割 电源层分配原则：和地层相邻原则，通流能力原则，重要电压优先原则 电源层分割原则：考虑到不影响重要信号的阻抗，回流；考虑到强干扰信号（时钟）的干扰问题 地的分割原则 任何一根信号线中的电流都要通过和它临近的地平面回到驱动端，所以进行地的分割的时候要避免割断高速信号的回流路径,电源分配系统设计,电路噪声的滤波 滤除噪声的有效方法是使用滤波电容，一般而言，可以放置一个1uF到10uF的去耦电容在电源接入电路板处，滤除低频的噪声，放置一个0.01uF到0.1uF的去耦电容在板上每一个有源器件的电源管脚处，滤除高频噪声。 需要注意的是，理想电容和实际电容的区别，实际电容在除电容因素外还包括了等效串连电感和等效串连电阻 实际电容的等效网络的谐振频率是 实际电容低于FR的频率呈现容性，而在高于FR的频率上则呈现感性，所以电容更像是一个带阻滤波器，而不是一个低通（阻高频）滤波器,电源分配系统设计,电路噪声的滤波 电容的种类很多，对应于不同频率和应用场合，低ESL的电容通常是由非铁磁材料制造的，他的容量通常也比较小。更大的电容对于高频的滤波并没有更好的效果。,电源分配系统设计,电源布局布线的处理应尽量遵循下面一些规则： 有条件的情况下，尽量采用单独的电源层和地层进行供电。采用电源网络总线时，网孔越多越好，形成许多嵌套的网孔，同时总线要尽量的宽，以达到均衡电流，降低噪声的目的； 电源的走线不能中间细两头粗，以免在上面产生过大的压降。走线不能突然拐弯，拐弯要采用大于90的钝角，最好采用圆弧形走线，电源的过孔要比普通的大一些。有条件的话，在过孔处加滤波电容； 对于那些特别容易产生噪声的部分用地线包围起来，以免产生的噪声耦合入电源。,PCB的回流设计,任何信号的传输都存在一个闭环的回路，当电流从驱动端流入接收端的时候，必然会有一个回流电流通过与之相邻的导体从接收端回流至驱动端，构成一个闭合的环路。 环路的大小和EMI的产生有着很大的关系 每一个环路都可以等效为一个天线，环路数量或者面积越大，引起的EMI也越强。 交流信号会自动选取阻抗最小的路径返回驱动端 但实际情况中，特别是在高密度布线的PCB板上，过孔，缝隙等都可能降低参考平面理想的特性，而表现为更复杂的回流形式 信号回流的途径是多方面的：参考平面，相邻的走线，介质，甚至空气都可能成为它选择的通道。 与信号线耦合最强的将为信号提供最主要的回流途径。,信号回流对EMI的影响,参考下图可以看到：信号和回流外部区域，由于磁场的极性相反，可以相互抵消，而中间部分是加强的，这也是对外辐射的主要来源。 很明显，只要缩短信号和回流之间的距离，就可以更好的抵消外围的电磁场，同时也能降低中间加强部分的面积，大大抑制EMI。,理想信号回流示意图,实际情况中的信号回流,回流问题,设计高速信号，必须要考虑回流的问题。 回流设计不好，会引起阻抗反射、EMI等问题。,电容和接地过孔对回流的作用,利用电容的储能滤波特性，稳定电压，消除高次谐波，从而达到降低EMI的效果。 多层PCB设计中，由于布线密度，拓扑结构的要求，信号走线经常需要在层间切换，如果它所参考的地平面也发生变化，那么该信号的回流路径将发生变化，从而产生一定的EMI问题 最有效的解决方法就是合理添加电容或过孔。 如果两个不同的参考平面都是地或都是电源，可以通过添加接地过孔或者电源连接过孔来为信号的回流提供回路 如果两个参考平面是电源和地之间的切换，那么就可以利用旁路电容提供低阻抗的回路,信号换层带来的EMI问题及解决办法,电容的作用,电容的作用,作为系统有低频噪声，也有高频噪声，但任何一种电容都只有有限的有效频率范围，所以需要使用不同类型的电容来达到系统的噪声滤波作用。 Bulk Capacitance（大电容） 电解电容或大的钽电容，主要用于电源，几个芯片一个 Bulk Capacitor针对的是低频的噪声。主要是针对Ceramic Capacitor无法有效滤除的低频部分。 Bulk Capacitor还有一个“功率蓄水池”的作用，放置在高速芯片管脚附近 High Frequency Ceramic Capacitance Ceramic Capacitance针对的是Bulk Capacitance无法有效滤除的高频噪声。特别是10M200MHz这个区间。 根据材料的不同又分为NPO,X7R,X5R和Y5V几种，根据尺寸又分为1206，0805，0603，0402几种 使用时需要注意选择合适的封装以及合理的Fanout及布局布线，以增加滤波效果。,电容的作用,Interplane Embeded Capacitance 由于电容固有的ESL以及来自于布线的ESL的原因，对于高于1G的频率，电容已经不起作用了，这时候Interplane Embeded Capacitance对于滤波起主导作用了。 电源层和地层距离越近，对高频噪声的滤波就越好,高速电路的时序设计,基本概念 时序概念：在数字电路中表达一种信息状态的一组数字信号的相位关系。 应用环境：数字电路 电路组成部件：CPU、存储器、逻辑器件 同步时序电路：所有的时钟连接在一起，并使触发器同时翻转，延时固定 异步时序电路：时钟不连接在一起，触发器不同时翻转，延时积累。 互连设计中时序电路为同步时序电路，在这种电路中信号传输的实质是：在发送端，用时钟信号从存储器中读出数据或地址控制信号；在接收端，用时钟信号去锁存数据或地址控制信号。 存储器和锁存器的实质就是触发器，所以研究触发器的延时参数和锁存参数是时序分析的关键,高速电路的时序设计,时序参数 延时参数：Tco 锁存参数：Tsu；Thd 信号飞行时间：Tflight 时钟jitter、skew 数据skew、串扰,高速电路的时序设计,触发器的延时参数（Tco） Tco：clock to output valid 不同厂家的称呼不同：Tac，Tkhqv，Tctq，Tkq等。 Toh:colck to output invalid,高速电路的时序设计,触发器的锁存参数 Tsu：建立时间 Thd：保持时间,高速电路的时序设计,建立时间裕量和保持时间裕量,高速电路的时序设计,理想的源同步数据时序图,高速电路的时序设计,时钟的抖动,两种常见的时序模型及时序裕量的计算方法,时序电路基本模式 同步模式如PCI总线 源同步模式如DDR总线 变型模式如DDR总线,同步模式（common）示意图,很多早期的时钟方案是这一种，比如PCI总线。时钟由时钟发生器出来，分别给驱动器和接收器。 这种时钟方案的缺点是不能跑太高的频率。,两种常见的时序模型及时序裕量的计算方法,同步模式时序计算公式 根据下面的时序图推算为： 地址： SETUP: Tck-Tcomax-Tflight-Tsu0 HOLD: Tcomin+Tflight-Thd0 数据： TO方向： Tck-Tdcomax1-Tdflight-Tdsu20 Tdcomin1+Tdflight-Tdhd20 OFF方向：Tck-Tdcomax2-Tdflight-Tdsu10 Tdcomin2+Tdflight-Tdhd10,两种常见的时序模型及时序裕量的计算方法,源（source）同步模式示意图,两种常见的时序模型及时序裕量的计算方法,源同步模式时序计算公式 TO方向： Tck-Td1comax-Tfh1+Tck1fh-Tsu20 Td1comin+Tfh1-Tck1fh-Thd20 OFF方向： Tck-Td2comax-Tfh2+Tck2fh-Tsu10 Td2comin+Tfh2-Tck2fh-Thd10,变型源同步时序电路及时序裕量的计算方法,变型电路一 TO方向： Tck-Td1comax-Tdfh+Tckfh-Tsu20 Td1comin+Tdfh-Tckfh-Thd20 OFF方向： Tck-Td2comax-Tdfh+Tckfh-Tsu10 Td2comin+Tdfh-Tckfh-Thd10,变型源同步时序电路及时序裕量的计算方法,变形电路二 TO方向： Tck-Td1comax-Tdfh+Tckfh-Tsu20 Td1comin+Tdfh-Tckfh-Thd20 OFF方向： Tck-Td2comax-Tdfh-Tsu10 Td2comin+Tdfh-Thd10,高速电路的时序设计,时序分析小结 从上面的各个时序公式看，是不一样的，所以不能千篇一律，乱套公式，要根据不同模式区别对待。 切记不可千篇一律套用下面这两个公式 Tpropmax=Tcycle-Tmin_setup-Tmax_co+/-Tskew-Tjitter-Tcrosstalk Tpropmin=Tmin_hold-Tout_hold+/-Tskew+Tjitter+ Tcrosstalk 仿真在时序设计中的作用 问题：为何时序计算还需要使用仿真？ 不同信号线（时钟、数据）驱动力的区别，走线环境的差异以及负载的区别 什么情况下时序设计需要使用仿真？ 多负载的时候 走线长度不同的时候 时序非常紧张的时候,高速PCB设计技术,高速PCB设计的流程 叠层的设计 走线阻抗的设计 电源分配系统的设计 走线层的考虑和划分 布线的考虑 布局的考虑 测试的考虑 仿真对于高速PCB设计的重要性,高速PCB设计技术,叠层 叠层将影响到整个系统的性能、稳定性以及加工成本。必须同时满足加工要求、信号完整性、EMI的要求。叠层设计的几个原则：对称原则；电源、地层相邻原则；地层数量大于等于电源层数量；走线层不相邻原则；第二层和倒数第二层为平面层原则。,高速PCB设计技术,叠层设计需要考虑的因素 需要多少走线层 以最复杂的BGA封装为基础分析，如44至少需要3层 高速层应使其过孔的Stub短，故放置在靠近底层好一些 需要多少电源层、地层 根据电源数量考虑地，最后考虑板厚进行综合 怎么分配电源层、地层 考虑前面讲到的基本原则 小电源层与地相邻 电源和地交错 如果多个电源放在同一层，应将此电源层放置在中间 使用何种板材 一般FR4，射频用聚四氟板 每一层的走线厚度，整体板厚是多少 考虑阻抗,高速PCB设计技术,走线阻抗的设计 常见的走线阻抗：单端50ohm，差分100ohm 越来越多的阻抗类型：27ohm，33ohm，75ohm，120ohm（diff） 同一设计中可能会同时存在多个单线阻抗和差分阻抗，这就要求使用不同的走线宽度。,高速PCB设计技术,单线阻抗50欧姆的设计 常见的单线阻抗是50ohm，一般误差控制范围为10 常见的单线结构有两种，如有图所示：,高速PCB设计技术,差分阻抗100欧姆的设计 常见的差分阻抗是100ohm，一般误差控制范围为10 常见的差分结构有两种，如有图所示，从性能上来说两种结构没有明显的差别，但从PCB加工阻抗控制角度来说Edge coupled diff pair更容易一些，这种在实际过程中也最普遍被采用；而Broadside coupled pair比较适合于走线较密集的地方，如芯片管脚出线等 对于Edge coupled diff pair有紧耦合和松耦合的区别。,高速PCB设计技术,布线的通用规则 尽量将高速信号走在内层 不同电平技术如CMOS,HSTL,GTL,LVDS之间的信号间隔要格外注意 尽量避免一排过孔和通孔导致的回流不良的问题 兼顾美观，错开，或修改过孔使其变小，使回流通畅 高速差分信号的布线规则 走线尽量宽以减小高频的趋肤效应 信号和信号严格等长 差距在25mil以内，要考虑过孔长度和芯片内部走线的长短 如无必要尽量不用过孔 高速差分信号走线距其他走线、过孔、pin脚应保证3W原则,高速PCB设计技术,时钟信号的布线规则 走线优先级最高 尽量不打孔走在同一层上，紧邻平面层；如果一定要换层，需要参考同一个平面层 对有时序要求的多个时钟尽量走在同一层上 除fanout外，尽量不打过孔 时钟信号距离其他信号的间距一定要保证，如可能需遵循4W原则,高速PCB设计技术,关键信号的布线规则 尽量不打孔走在同一层上，紧邻平面层；如果一定要换层，需要参考同一个平面层 如果换层且参考不同的平面层，可以在换层的过孔附近打一个连接两个平面层的过孔或者电容 并行走线的注意事项 同一层或者相邻走线层都要避免信号间的耦合和串扰 对于关键信号，需要分析允许并行的最大长度和间距，并在未来的规则里面设定之。 布线完成后，需要额外关注那些长距离平行的走线,高速PCB设计技术,高速PCB中的过孔设计 从成本和信号质量两方面考虑，选择合理尺寸的过孔大小。 对6-10层的内存模块PCB设计来说，选用10/20Mil (钻孔