工艺流程-现代cmos工艺基本流程课件(ppt 79页)

CMOS工艺 1 CMOS，全称 Complementary Metal Oxide Semiconductor，即互补金属氧化物半导体，是一种 大规模应用于集成电路芯片制造的原料。采用 CMOS 技术可以将成对的金属氧化物半导体场效应晶体管（ MOSFET）集成在一块硅片上。 2 Silicon Substrate P+ 2um 725um Silicon Epi Layer P 选择衬底 -基础 晶圆的选择 掺杂类型（ N或 P） 电阻率（掺杂浓度 ） 晶向 高掺杂 (P+)的 Si晶 圆 低掺杂 (P)的 Si外 延层 3 Silicon Substrate P+ Silicon Epi Layer P Pad Oxide 热氧化 热氧化 形成一个 SiO2薄层，厚度约 20nm 高温， H2O或 O2气氛 缓解后续步骤形成的 Si3N4对 Si衬底造成的应力 4 Silicon Substrate P+ Silicon Epi Layer P- Silicon Nitride Si3N4淀积 Si 3N4淀积 厚度约 250nm 化学气相淀积 (CVD) 作为后续 CMP的停止层 5 Silicon Substrate P+ Silicon Epi Layer P- Silicon Nitride Photoresist 光刻胶成形 光刻胶成形 厚度约 0.51.0um 光刻胶涂敷、曝光和显影 用于隔离浅槽的定义 6 Silicon Substrate P+ Silicon Epi Layer P- Silicon Nitride Photoresist Si3N4和 SiO2刻蚀 Si3N4和 SiO2刻蚀 基于氟的反应离子刻蚀 (RIE) 7 Silicon Substrate P+ Silicon Epi Layer P- Silicon Nitride Photoresist Transistor Active Areas Isolation Trenches 隔离浅槽刻蚀 隔离浅槽刻蚀 基于氟的反应离子刻蚀 (RIE) 定义晶体管有源区 8 Silicon Substrate P+ Silicon Epi Layer P- Silicon Nitride Transistor Active Areas Isolation Trenches 除去光刻胶 除去光刻胶 氧等离子体去胶，把光刻胶成分氧化为气体 9 Silicon Substrate P+ Silicon Epi Layer P- Silicon Nitride Future PMOS Transistor Silicon Dioxide Future NMOS Transistor No current can flow through here! SiO2淀积 SiO2淀积 用氧化物填充隔离浅槽 厚度约为 0.51.0um，和浅槽深度和几何形 状有关 化学气相淀积 (CVD) 10 Silicon Substrate P+ Silicon Epi Layer P- Silicon Nitride Future PMOS Transistor Future NMOS Transistor No current can flow through here! 化学机械抛光 化学机械抛光 (CMP) CMP除去表面的氧化层 到 Si3N4层为止 11 Silicon Substrate P+ Silicon Epi Layer P- Future PMOS Transistor Future NMOS Transistor 除去 Si3N4 除去 Si3N4 热磷酸 (H3PO4)湿法刻蚀，约 180 12 Trench Oxide Cross Section Bare Silicon 平面视图 -浅槽隔离 完成浅槽隔离 (STI) 13 Silicon Substrate P+ Silicon Epi Layer P- Future PMOS Transistor Future NMOS Transistor Photoresist 光刻胶成形 光刻胶成形 厚度比较厚，用于阻挡离子注入 用于 N-阱的定义 14 Silicon Substrate P+ Silicon Epi Layer P- Future NMOS Transistor Photoresist N- Well Phosphorous (-) Ions 磷离子注入 磷离子注入 高能磷离子注入 形成局部 N型区域，用于制造 PMOS管 15 Silicon Substrate P+ Silicon Epi Layer P- Future NMOS TransistorN- Well 除去光刻胶 16 Photoresist Silicon Substrate P+ Silicon Epi Layer P- Future NMOS TransistorN- Well 光刻胶成形 光刻胶成形 厚度比较厚，用于阻挡离子注入 用于 P-阱的定义 17 Silicon Substrate P+ Silicon Epi Layer P- Photoresist N- Well Boron (+) Ions P- Well 硼离子注入 高能硼离子注入 形成局部 P型区域，用于制造 NMOS管 硼离子注入 18 Silicon Substrate P+ Silicon Epi Layer P- N- Well P- Well 除去光刻胶 19 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well 退火 退火 在 6001000 的 H2环境中加热 修复离子注入造成的 Si表面晶体损伤 注入杂质的电激活 同时会造成杂质的进一步扩散 快速加热工艺 (RTP)可以减少杂质的扩散 20 Trench Oxide N- Well P- Well Cross Section 完成 N-阱和 P-阱 平面视图 -N阱与 P阱 21 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well Sacrificial Oxide 牺牲氧化层生长 牺牲氧化层生长 厚度约 25nm 用来捕获 Si表面的缺陷 22 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well 除去牺牲氧化层 除去牺牲氧化层 HF溶液湿法刻蚀 剩下洁净的 Si表面 23 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well Gate Oxide 栅氧化层生长 栅氧化层生长 工艺中最关键的一步 厚度 210nm 要求非常洁净，厚度精确 (1) 用作晶体管的栅绝缘层 24 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well Polysilicon 多晶硅淀积 多晶硅淀积 厚度 150300nm 化学气相淀积 (CVD) 25 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well Photoresist Channel Length Polysilicon 光刻胶成形 光刻胶成形 工艺中最关键的图形转移步骤 栅长的精确性是晶体管开关速度的首要决定 因素 使用最先进的曝光技术 深紫外光 (DUV) 光刻胶厚度比其他步骤薄 26 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well Photoresist Channel Length 多晶硅刻蚀 多晶硅刻蚀 基于氟的反应离子刻蚀 (RIE) 必须精确的从光刻胶得到多晶硅的形状 27 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well Gate Oxide Poly Gate Electrode 除去光刻胶 28 Trench Oxide N- Well P- Well Cross Section Polysilicon 平面视图 -栅极 完成栅极 29 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well Gate Oxide Poly Gate Electrode Poly Re-oxidation 多晶硅氧化 多晶硅氧化 在多晶硅表面生长薄氧化层 用于缓冲隔离多晶硅和后续步骤形成的 Si3N4 30 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well Photoresist 光刻胶成形 光刻胶成形 用于控制 NMOS管的衔接注入 31 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well Photoresist Arsenic (-) Ions N Tip NMOS管衔接注入 NMOS管衔接注入 低能量、浅深度、低掺杂的砷离子注入 衔接注入用于削弱栅区的热载流子效应 32 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N Tip 除去光刻胶 33 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well Photoresist N Tip 光刻胶成形 光刻胶成形 用于控制 PMOS管的衔接注入 34 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well Photoresist BF2 (+) Ions N TipP Tip PMOS管衔接注入 低能量、浅深度、低掺杂的 BF2+离子注入 衔接注入用于削弱栅区的热载流子效应 PMOS管衔接注入 35 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N TipP Tip 除去光刻胶 36 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well Silicon Nitride Thinner Here Thicker Here N TipP Tip P Tip Si3N4淀积 Si 3N4淀积 厚度 120 180nm CVD 37 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well Spacer Sidewall N TipP Tip P Tip Si3N4刻蚀 Si 3N4刻蚀 水平表面的薄层 Si3N4被刻蚀，留下隔离侧墙 侧墙精确定位晶体管源区和漏区的离子注入 RIE 38 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well Photoresist N TipP Tip 光刻胶成形 光刻胶成形 用于控制 NMOS管的源 /漏区注入 39Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well Photoresist Arsenic (-) Ions N+ Drain N+ SourceP Tip NMOS管源 /漏注入 NMOS管源 /漏注入 浅深度、重掺杂的砷离子注入，形成了重掺杂的源 / 漏区 隔离侧墙阻挡了栅区附近的注入 40 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP Tip 除去光刻胶 41 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ Source Photoresist P Tip 光刻胶成形 光刻胶成形 用于控制 PMOS管的源 /漏区注入 42Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well BF2 (+) Ions Photoresist N+ Drain N+ SourceP+ SourceP+ Drain PMOS管源 /漏注入 PMOS管源 /漏注入 浅深度、重掺杂的 BF2+离子注入，形成了重掺杂的 源 /漏区 隔离侧墙阻挡了栅区附近的注入 43 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ SourceP+ Drain Lightly Doped “Tips” 除去光刻胶和退火 除去光刻胶和退火 用 RTP工艺，消除杂质在源 /漏区的迁移 44 Trench Oxide Polysilicon Cross Section N- Well P- Well N+ Source/Drain P+ Source/Drain Spacer 平面视图 -源 /漏极 完成晶体管源 /漏极，电子器件形成 45 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source 除去表面氧化物 除去表面氧化物 在 HF溶液中快速浸泡，使栅、源、漏区的 Si 暴露出来 46 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source Titanium Ti淀积 Ti淀积 厚度 2040nm 溅射工艺 Ti淀积在整个晶圆表面 47 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source Titanium Silicide Unreacted Titanium TiSi2形成 TiSi 2形成 RTP工艺， N2气氛， 800 在 Ti和 Si接触的区域，形成 TiSi2 其他区域的 Ti没有变化 称为自对准硅化物工艺 (Salicide) 48 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source Titanium Silicide Ti刻蚀 Ti刻蚀 NH4OH+H2O2湿法刻蚀 未参加反应的 Ti被刻蚀 TiSi2保留下来，形成 Si和金属之间的欧姆接 触 49 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source BPSG BPSG淀积 硼磷硅玻璃 (BPSG)淀积 CVD，厚度约 1um SiO2并掺杂少量硼和磷 改善薄膜的流动性和禁锢污染物的性能 这一层绝缘隔离器件和第一层金属 50 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source BPSG BPSG抛光 硼磷硅玻璃 (BPSG)抛光 CMP 在 BPSG层上获得一个光滑的表面 51 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source BPSG Photoresist 光刻胶成形 光刻胶成形 用于定义接触孔 (Contacts) 这是一个关键的光刻步骤 52 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source BPSG Photoresist 接触孔刻蚀 接触孔刻蚀 基于氟的 RIE 获得垂直的侧墙 提供金属和底层器件的连接 53 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source BPSG 除去光刻胶 54 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source BPSG Titanium Nitride TiN淀积 TiN淀积 厚度约 20nm 溅射工艺 有助于后续的钨层附着在氧化层上 55 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source BPSG Titanium Nitride Tungsten 钨淀积 钨淀积 CVD 厚度不少于接触孔直径的一半 填充接触孔 56 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source BPSG W Contact Plug 钨抛光 钨抛光 CMP 除去表面的钨和 TiN 留下钨塞填充接触孔 57 Trench Oxide Polysilicon Cross Section N- Well P- Well N+ Source/Drain P+ Source/Drain Spacer Contact 平面视图 -接触孔 完成接触孔，多晶硅上的接触孔没有出现在剖 面图上 58 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source BPSG W Contact Plug Metal1 Ti (200) - electromigration shunt TiN (500) - diffusion barrier Al-Cu (5000) - main conductor TiN (500) - antireflective coating Metal1淀积 第一层金属淀积 (Metal1) 实际上由多个不同的层组成 溅射工艺 59 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source BPSG W Contact Plug Metal1 Photoresist 光刻胶成形 光刻胶成形 用于定义 Metal1互连 60 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source BPSG W Contact Plug Metal1 Photoresist Metal1刻蚀 Metal1刻蚀 基于氯的 RIE 由于 Metal1由多层金属组成，所以需要多个 刻蚀步骤 61 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source BPSG W Contact Plug Metal1 除去光刻胶 62 Trench Oxide Polysilicon Cross Section N- Well P- Well N+ Source/Drain P+ Source/Drain Spacer Contact Metal1 平面视图 -第一层互连 完成第一层互连 63 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source BPSG W Contact Plug Metal1 IMD1 IMD淀积 金属间绝缘体 (IMD)淀积 未掺杂的 SiO2 连续的 CVD和刻蚀工艺，厚度约 1um 填充在金属线之间，提供金属层之间的绝缘 隔离 64 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source BPSG W Contact Plug Metal1 IMD1 IMD抛光 IMD抛光 CMP 65 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source BPSG W Contact Plug Metal1 IMD1 Photoresist 光刻胶成形 光刻胶成形 用于定义通孔 (Vias) 66 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source BPSG W Contact Plug Metal1 Photoresist IMD1 通孔刻蚀 通孔刻蚀 基于氟的 RIE，获得垂直的侧墙 提供金属层之间的连接 67 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source BPSG W Contact Plug Metal1 IMD1 除去光刻胶 68 Tungsten Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source BPSG W Contact Plug Metal1 IMD1 W Via Plug TiN和钨淀积 TiN和钨淀积 同第一层互连 69 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source BPSG W Contact Plug Metal1 IMD1 W Via Plug 钨和 TiN抛光 钨和 TiN抛光 同第一层互连 70 Trench Oxide Polysilicon Cross Section N- Well P- Well N+ Source/Drain P+ Source/Drain Spacer Contact Metal1 Via1 平面视图 -通孔 完成通孔 71Silicon Substrate P + Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source BPSG W Contact Plug Metal1 IMD1 W Via Plug Metal2 Metal2淀积 Metal2淀积 类似于 Metal1 厚度和宽度增加，连接更长的距离，承载更 大的电流 72 Silicon Substrate P+ Silicon Epi Layer P- P- WellN- Well N+ Drain N+ SourceP+ Drain P+ Source BPSG W Contact Plug Metal1 Photoresist IMD1 W Via Plug Metal2 光刻胶成形 光刻胶成形 相邻的金属层连线方向垂直，减小层间的感 应耦合 73