8CMOS静态逻辑门电路.ppt

1、半导体 集成电路,第8章 CMOS基本逻辑单元,8.1 NMOS逻辑结构 8.2 CMOS逻辑结构 8.3 级联级的负载 8.4 影响门的电气和物理结构设计的因素 8.5 各种逻辑类型的比较 8.6 传输门逻辑 8.7 RS触发器 8.8 时钟脉冲控制触发器 8.9 D触发器 8.10 施密特触发器,2020/8/20,负载管L采用耗尽型，VGS=0时,一直工作处于导通状态,VIN 0,驱动管ME截止,VIN VDD,ME非饱和导通,ML饱和导通,有比电路,耗尽负载（E/D ）MOS反相器,VGSE= VIN=0v VTE,VTE 为ME管的开启电压， VTL为ML管的开启电压，,导电因子比：

2、,不存在阀值损失,8.1 NMOS逻辑结构,2020/8/20,VIN VDD,ME非饱和导通,MD饱和导通,IL饱=IE非饱,IL饱,IE非饱,8.1.1 NMOS或非门电路,NMOS或非门,VI,A ,VI,B 0,0，两驱动管截止，输出高电平；,VI,A ,VI,B 0，1 或1，0，或1，1时，输出低电平；,实现了或非功能,Y=A+B,NMOS或非门电路：驱动NMOS管并联，负载管保持不变 晶体管的数目比输入端大,NMOS或非门,只有一管输入为1时，NMOS或非门相对于一E/D反相器:,(1)A管输入为1时： IL饱=IA非饱,(2) B管输入为1时： IL饱=IB非饱,NMOS或非门

3、,IL饱,IB非饱,(1)A管输入为1时：,(2) B管输入为1时：,IB非饱,A,B管在同一工艺过程中制成，故开启电压相同，故有：,两管输入都为1时:,IL饱=IB非饱+IB非饱,可见VOL小于只有一个驱动管导通的情况。,设计VOL时应考虑宽长比最小的驱动管对VOL的影响（原因？）,2020/8/20,IL饱,IE非饱,VI,A ,VI,B 1,1，两驱动管导通，输出低电平；,VI,A ,VI,B 0，1 或1，0，或0，0时，输出高电平；,实现了与非功能,Y=AB,8.1.2 NMOS与非门电路,NMOS或非门,NMOS与非门电路：驱动NMOS管串联，负载管保持不变 晶体管的数目比输入端大

4、,2020/8/20,NMOS或非门,两管输入都为1时:,IL饱=IA非饱=IB非饱,因为VOL通常很小，忽略VDS,B不会带来很大的误差,可见与非门的VOL为反相器的两倍为了得到与反相器相同的VOL需要增大驱动管的尺寸。,A,B管在同一工艺过程中制成，忽略调制效应后，可以认为A,B管开启电压相同： VTA=VTB =VTE,假设A、B管具有相同的沟道宽长比,2020/8/20,可以通过将多个驱动管串联的方式得到多输入与非门，如图8.6所示，但是为了得到与反相器相同的VOL，每个驱动管宽度应增大N倍（N为输入端数）。NMOS逻辑以或非门为主,8.1.3 NMOS组合逻辑电路,VDD,VOUT,

5、IL饱,IA非饱,IB非饱,A,B,C,E,F,输出低电平VOL，最坏情况发生在IL=IA或IL=IB时， 即只有一条支路导通时。,NMOS或非门：仅宽长比最小的驱动管导通时的VOL最大,NMOS与非门：VOL为反相器的N倍,VDD,VOUT,IL饱,IA非饱,IB非饱,A,B,C,E,F,电路可简化为一个二输入的或非电（为什么？）,VDD,VOUT,IL饱,1,2,最坏情况下，1,2管只有其中一个管子导通： （1）1管导通时，最坏情况下，E和F管只有一个管子导通：,VDD,VOUT,IL饱,IA非饱,IB非饱,A,B,C,E,F,晶体管器件参数W/L的取值：如果(W/L)A和(W/L)B是最

6、小宽长比值，则电路可简化为一个二输入的或非电路（为什么？）,VDD,VOUT,IL饱,1,2,最坏情况下，1,2管只有其中一个管子导通： （2）2管导通时：,在选定器件参数W/L时，必须满足最坏情况下的要求,异或门,E/D反相器,E/D反相器,CMOS静态组合逻辑门,1.CMOS与非门,C,A,B,C=AB,8.2 CMOS逻辑结构,8.2.1 COMS 互补逻辑电路,CMOS静态组合逻辑门,1.CMOS与非门,C,A,B,C=AB,8.2 CMOS逻辑结构,8.2.1 COMS 互补逻辑电路,CMOS与非门动作原理-1,A = 0 B = 0,C = 1,CMOS静态组合逻辑门,CMOS与非

7、门动作原理-2,A = 0 B = 1,C = 1,VDD,I,VDD,C = 1,CMOS静态组合逻辑门,CMOS与非门动作原理-3,A = 1 B = 0,C = 1,VDD,I,VDD,C = 1,CMOS静态组合逻辑门,CMOS与非门动作原理-4,A = 1 B = 1,C = 0,VDD,GND,C = 0,I,CMOS静态组合逻辑门,VDD,C = 1,A = 0 B = 0,VDD,C = 1,A = 0 B = 1,VDD,C = 1,A = 1 B = 0,VDD,C = 0,A = 1 B = 1,CMOS静态组合逻辑门,2.CMOS或非门,C,A,B,C=A+B,CMOS

8、静态组合逻辑门,或非门动作原理-1,A = 0 B = 0,C = 1,CMOS静态组合逻辑门,或非门动作原理-2,A = 0 B = 1,C = 0,VDD,I,GND,C = 0,CMOS静态组合逻辑门,或非门动作原理-3,A = 1 B = 0,C = 0,VDD,I,GND,C = 0,CMOS静态组合逻辑门,或非门动作原理-4,A = 1 B = 1,C = 0,VDD,I,GND,C = 0,CMOS静态组合逻辑门,VDD,C = 1,A = 0 B = 0,VDD,C = 0,A = 0 B = 1,VDD,C = 0,A = 1 B = 0,VDD,C = 0,A = 1 B

9、= 1,C,A,B,C=A+B,CMOS静态组合逻辑门,基本CMOS逻辑门的对比,反相器,p,n,A,O,两输入与非门,两输入或非门,O=A+B,n,A,O,p,n,B,p,逻辑门的设计,P并N串,P串N并,逻辑门的设计,P并N串,P串N并,CMOS复合逻辑门,NMOS串联PMOS并联实现与非逻辑功能, NMOS并联PMOS串联实现或非逻辑功能。,CMOS复合逻辑门,O=AB+C,O,B,逻辑门的设计,扩展 OR 逻辑门,逻辑门的设计,2输入EOR（异或门）,CMOS与非门：P并N串,CMOS或非门：P串N并,注意： 串联方式工作时，相当于沟道长度增长，MOS管宽长比变小， 为使p、n管匹配，

10、需增大串联管的W/L比输入端一般不超过4个。 并联方式工作时，等效为沟道宽度增大， MOS管宽长比变大。,带缓冲级的CMOS门电路,（设K为单个最小尺寸MOS管的K值，n为串、并联的管个数）对于与非门:,（n2）,转换电平V*向VDD移动 VNMH。,对于或非门,（n2）,转换电平V*向VSS移动 VNML。,对于或非门,转换电平V*向VSS移动 VNML。,带缓冲级的CMOS门电路 由基本线路构成的CMOS门电路存在噪容低，输出波形不对称，CMOS门电路的扇出能力低的缺点，通常以加缓冲器来解决： 输入端加倒相器 输出端加倒相器 输入、输出端均加倒相器 加缓冲器要遵循保持原门电路逻辑功能不变的

11、原则。,转换电平V*向VDD移动 VNMH。,对于与非门,36,为了稳定输出高低电平，可在输入输出端分别加倒相器作缓冲级。,CMOS集成门的输出缓冲级：输出特性与倒相器相同,带缓冲级的CMOS与非门电路,37,带缓冲级的CMOS或非门电路,缓冲级给门电路带来的性能上的改善： 转移特性得到改善，转换区域变窄，噪容提高。 输出电平由“0”“1”，和“1”“0”跳变时间近似相等，波形趋于对称。 但另一方面，加入缓冲级，使 Vi V0传送过程中经过了3、4级延迟，使延迟时间，因此多用于高噪声干扰低速系统。,一、两管串联：,门电路的驱动能力,晶体管的驱动能力是用其导电因子k来表示的，k值越大，其驱动能力

12、越强。多个管子的串、并情况下，其等效导电因子为多少？,串联方式工作时，相当于沟道长度增长，MOS管宽长比W/L变小,同理可推出N个管子串联使用时，其等效增益因子为：,二、两管并联：,N个Vt相等的管子并联使用时：,在一个组合逻辑电路中，为了使各种组合门电路之间能够很好地匹配，各个逻辑门的驱动能力都要与标准反相器相当。即在最坏工作条件下，各个逻辑门的驱动能力要与标准反相器的特性相同。,设：标准反相器的导电因子为Kn=Kp,（1）a，b=1，1时，下拉管的等效导电因子：Keffn=Kn/2,（2）a，b=0，0时，上拉管的等效导电因子：Keffp=2Kp,（3）a，b=1，0或0，1时，上拉管的等

13、效导电因子：Keffp=Kp,两个N管 串联,两个P管 并联,1个P管 工作,逻辑门：Kn1=Kn2=Kn Kp1=Kp2=Kp，,一、与非门,综合以上情况，在最坏的工作情况下，即：（1）、（3），应使： Keffp=Kp=Kp Keffn=Kn/2=Kn,即要求p管的沟道宽度比n管1倍以上。,两个N管 串联,1个P管 工作,设：标准反相器的导电因子为Kn=Kp,一、或非门,(1)当a，b=0，0 时，上拉管的等效导电因子：Keffp=Kp/2,(2)当a，b=1，1时，下拉管的等效导电因子：Keffn=2Kn,(3)当a，b=1，0或0，1时，下拉管的等效导电因子：Keffn=Kn,综合以上

14、情况，在最坏的工作情况下，即：（1）、（3），应使： Keffp=Kp/2=Kp Keffn=Kn=Kn,即要求p管的沟道宽度比n管大4倍以上。,两个N管 串联,1个P管 工作,设：标准反相器的导电因子为Kn=Kp,作 业,2.计算题1复合逻辑门的驱动能力,为了保证最坏工作条件逻辑门的驱动能力要与标准反相器(KP=KN)的特性相同,P管和N管的尺寸应如何选取。设采用的N管导电因子为KN, P管导电因子为Kp。,1.画出O=AB+CD的CMOS组合逻辑门电路 。,1.画出O=AB+CD的CMOS组合逻辑门电路 。,O,A,C,D,D,C,C,B,B,A,A,1.画出O=AB+CD的CMOS组合逻

15、辑门电路 。,(1)当A，B,C,D=0，0,0，0 时，下拉管的等效导电因子： Keffn=2Kn/2=Kn,O,A,C,B,B,A,A,D,D,C,C,2.计算题1复合逻辑门的驱动能力,为了保证最坏工作条件逻辑门的驱动能力要与标准反相器(KP=KN)的特性相同,P管和N管的尺寸应如何选取。设采用的N管导电因子为KN, P管导电因子为Kp。,O,A,C,B,B,A,A,D,D,C,C,(2)当A，B,C,D=1，1,1，1 时，上拉管的等效导电因子： Keffp=(Kp/2)+(Kp/2) = =Kp,p,n,Kp,O,A,C,(3)当A，B=0,1,C，D=0,0时， 当A，B=1,0,C

16、，D=0,0时， 当A，B=0,0,C，D=0,1时， 当A，B=0,0,C，D=1,0时， 管的等效导电因子： Keffp=Kn/2Kn= 2Kn /3,O,A,C,O,A,C,O,A,C,O,A,C,(4)当A，B=0,1,C，D=1,1时， 当A，B=1,0,C，D=1,1时， 当A，B=1,1,C，D=0,1时， 当A，B=0,0,C，D=1,0时， 管的等效导电因子： Keffp=Kp+Kp/2=3Kp/2,O,A,C,O,A,C,O,A,C,p,n,3Kp/2,O,A,C,(5)当A，B=0,0,C，D=1,1时， 当A，B=1,1,C，D=0,0时， 管的等效导电因子： Keff

17、p=Kp/2,O,A,C,p,n,Kp/2,(6)当A，B=0,1,C，D=0,1时， 当A，B=1,0,C，D=1,0时， 当A，B=0,1,C，D=1,0时， 当A，B=1,0,C，D=0,1时， 管的等效导电因子： Keffp=Kn/2,综合以上情况，在最坏的工作情况下，即：（5）、（6），应使： Keffp=Kp/2=Kp Keffn=Kn/2=Kn,即要求p管的沟道宽度比n管2倍以上。,设：标准反相器的导电因子为Kn=Kp,n个输入端的与非门、或非门： CMOS电路需2n个MOS管 （功耗小） NMOS电路只需(n+1)个MOS管 （功耗大）,8.2.2 CMOS变型电路 （伪NMO

18、S逻辑 ）,模仿NMOS电路的这一特点，对CMOS电路加以改进，将PMOS负载管栅接地VSS，即可得到类似于耗尽型NMOS的特性。 NMOS逻辑电路属有比电路？ 与实际的NMOS电路逻辑相比： 伪NMOS逻辑由于采用PMOS负载，其沟道薄层电阻或称方块电阻约为NMOS的23倍，导通电阻，功耗（与 NMOS相比） 由于PMOS的导通电阻，延迟时间。, 0,0，两驱动管截止，输出高电平；,实现了或非功能,O=A+B, 0,1，or 1,0，or 1,1时,至少一驱动管导通，输出低电平；,伪NMOS 或非门,、,CMOS 或非门,NMOS或非门,晶体管数量小，利于电路小型化发展 延时小，开关速度快

19、功耗大,晶体管数量多，不利于电路小型化发展 延时大，开关速度慢 功耗小,晶体管数量小，利于电路小型化发展 延时较大，开关速度较大 功耗较大,课堂练习：写出逻辑表达式,F=A,F=ABC,F=A+B+C,静态电路 vs. 动态电路,动态电路是指电路中的一个或多个节点的值是由存储在电容 上的电荷来决定的；,静态电路是指电路的所有节点都有到地或到电源的电阻通路；,静态逻辑,稳定的输入信号使MOS管保持在导通或截止状态，维持稳定的输出状态，信号可长期保持；,动态逻辑,即使撤掉输入信号，输出状态在一定时间 内仍可保持，但最终不能长期保持。,撤掉输入信号，则输出信号不存在。,利用电容的存储效应来保存信息；

20、,静态逻辑 vs. 动态逻辑,8.2.2动态CMOS逻辑,动态CMOS逻辑门由时钟信号驱动的一对NMOS管MN和PMOS管MP以及实现逻辑功能的NMOS管电路模块,动态CMOS逻辑门结构,动态CMOS二输入与非门,动态CMOS逻辑门,预充求值动态CMOS逻辑 vs.伪NMOS逻辑,预充求值动态逻辑是在伪NMOS电路的基础上发展起来的。,只用一个NMOS(或PMOS)逻辑块实现逻辑功能，,不同的是负载管不是常通的，而是受时钟信号的控制功耗低,伪NMOS电路,预充求值动态CMOS电路的特点：,（1）把静态CMOS逻辑直接转换为伪NMOS逻辑： 晶体管数目减少；功耗增大 （2）伪NMOS电路转换为预

21、充求值动态CMOS电路： 晶体管数目仅仅增加1个；功耗有效地降低,(b) 伪NMOS电路,(a) CMOS静态电路,O=A+B,预冲管,求值管,如不加该求值晶体管，则当时钟控制的PMOS器件在对输出充电的过程中，可能会在上拉路径和下拉 路径之间产生竞争。 后面再解析,在下拉路径中增加一个用时钟控制的NMOS管， 则只在PMOS器件被关闭之后才导通，才可实现逻辑 求值；故，该NMOS管又称为求值晶体管。,求值晶体管,预冲管,求值管,In1,NDN,Inn,MN,Mp,Out,预充求值动态门的一般结构,预充求值动态CMOS电路的一般结构,In1,PDN,Inn,MN,Mp,Out,预充求值动态门的

22、一般结构,In1,NDN,Inn,MN,Mp,Out,预充求值动态CMOS电路的工作原理,（1）当时钟信号为低电平时： MP导通，MN截止,（2）当时钟信号为高电平时：MP截止，MN导通， 1） NDN不导通， 输出仍为高电平 2） NDN导通，输出为低电平,输出为高电平,如果没有MN，当NDN导通时：,上拉路径和下拉 路径之间产生竞争，高输出电压下降。,为低电平时,输出保持高电平，与输入信号无关，当为高电平时，输出电平由输入信号决定。,MN,Mp,Out,预充求值动态CMOS反向器,（1）当时钟信号为低电平时： MP导通，MN截止,输出保持为高电平,A,（2）当时钟信号为高电平时：MP截止，

23、MN导通， 1）A=0， Y为高电平 2） A=1，Y为低电平,Y,实现了反相逻辑功能,Out,课堂练习：写出逻辑表达式,晶体管数量N, 输入端数目为K,N=K+1,N=2K,N=K+1,N=K+2,课堂练习：写出逻辑表达式,晶体管数量N, 输入端数目为K,N=K+1,N=2K,N=K+1,N=K+2,（2）比CMOS逻辑晶体管数少，减小了芯片面积；,(3)提高电路工作速度:比静态CMOS逻辑快，,(4)负载管不是常通，比伪NMOS逻辑功耗低；,(1)仍是CMOS逻辑，为无比逻辑；,动态CMOS逻辑的特点,优点:,管子数少，面积小，速度快；,产生泄漏电流，影响动态节点的信号保持；,缺点：,出现

24、电荷分享现象，造成信号丢失；,需要时钟信号控制电路的工作，增加设计难度；,动态CMOS电路vs 静态CMOS电路,各输入信号在求值阶段变化，会发生逻辑错误,简单的单相时钟动态CMOS门不能进行级联；,MN,Mp,Out,缺点1：各输入信号在求值阶段变化，会发生逻辑错误,（1）当时钟信号为低电平时：MP导通，MN截止,A,（2）当时钟信号为高电平时：MP截止，MN导通， 1）A=0， Y为高电平 2） A=1，Y为低电平 3）A=0， Y为高电平,Y,A,Y,逻辑错误,实际逻辑,电源通过MP导通向电容CL充电，电荷全部分布在CL上,缺点2：各输入信号求值阶段变化改变，会引起电荷分享问题，使输出信

25、号受到破坏,=0,B=0,A=0,（1）当时钟信号=0,A=0,B=0时： MP导通，MN截止， M1截止， M2截止,输出为高电平 M1导通，电容CL向电容C1充电，本应全部分布在CL上的电荷，部分分布在C1上，导致输出的高电平下降。,=1,B=0,A=1,（2）当时钟信号=1,A=1, B=0时：MP截止，MN导通， M1导通， M2截止,当 比较大，使得 小于高电平输出的阀值电压后，输出信号受到破坏,缺点3：产生泄漏电流，影响动态节点的信号保持；,（1）时钟频率比较高时，晶体管的亚阈值电流比较大影响高输出电压信号的保持。 （2）芯片的尺寸越小，晶体管的亚阈值电流越大 高输出电压信号的保持

26、越困难。,MN,Mp,Out,A=0,Y,预充值,求值,缺点4：简单的单相时钟动态CMOS门不能进行级联,X,Y,实际输出,= 1,= 1,= 0,= 1,1,为了避免预充-求值动态电路在预充期间不真实输出影响下一级电路的逻辑操作，NMOS与PMOS电路不能直接级联，而是采取NMOS和PMOS交替级联的方法，或者采用静态反相器隔离，即采用多米诺电路。,缺点5：需要时钟信号控制电路的工作，增加设计难度,要使电路正常工作: (1)时钟信号为低电平时间必须大于电路上升时间； (2)时钟信号为高电平时间必须大于电路的下降时间。,请分析下列电路的工作原理，画出输出端OUT的波形。,f,A,B,C,作业：

27、,工作原理,f,A,B,C,预充-求值动态电路,求值,预充,求值,OUT,预充-求值动态电路: 各输入信号在求值阶段变化，会发生逻辑错误,为低电平时,输出保持高电平，与输入信号无关，当为高电平时，输出电平由输入信号决定。,8.2.5 CMOS多米诺（Domino）逻辑电路,多米诺CMOS电路由一级预充-求值动态逻辑门加一级静态CMOS反相器构成： 经过反相器输出，提高了输出驱动能力， 解决了NMOS与NMOS动态电路不能直接级联的问题。 实现不带非的逻辑,（1）CMOS多米诺（Domino）逻辑电路工作原理,（1）=0是预充阶段，使V1为高电平，输出低电平； （2）当=1时，若A=B=1，则M

28、1，M2和MN1构成下拉通路导通，使V1放电到低电平，反相后输出高电平。 （3）若两个信号不全为高，则输出保持为低电平。,Y=AB,（2）CMOS多米诺（Domino）逻辑电路的特点,M1,M2,（1）=0是预充阶段，使V1-V4被预冲到VDD,与A-E的状态无关,M5,M6,M7,M8,由于NMOS多米诺电路在预充期间的输出为低电平，它不会使下级NMOS管导通，因此NMOS的多米诺电路直接级联不会影响下一级电路正常工作。,M1,M2,（2）当=1时，若A,B,C,D,E =1 1) 由0 1时， M3， M5， M7均截止，V2，V3，V4均保持高电位 2）A,B=1，V1开始放电：当V1由

29、10时，M3才导通 3） M3导通后，V2开始放电：当V2由10时，M5才导通 4） M5导通后，V3开始放电：当V3由10时，M7才导通 5） M7导通后，V4开始放电：当V4由10时，输出才为高电平,M5,M6,M7,M8,（3）CMOS多米诺（Domino）逻辑电路的级联,Mn1,Mp1,IN,VDD,Mp2,Mn2,Vout,CL,CA,在静态CMOS逻辑门的上拉和下拉通路中分别增加一个受反相时钟控制的P管和N管，构成一与时钟同步的CMOS逻辑门；,这种时钟同步的CMOS反相器不是按照预充-求值的方式，而是求值-保持；,8.2.5时钟同步CMOS电路(C2MOS),Mn1,Mp1,IN

30、,VDD,Mp2,Mn2,Vout,CL,CA,预充-求值,求值-保持,时，求值阶段： CMOS逻辑门正常工作，实现逻辑求值；,时，保持阶段： CMOS电路停止求值，依靠结点电容保持信息；,工作方式： 求值保持,（1）时钟 同步CMOS电路的工作原理,两级时钟CMOS电路要交替级联，时钟互为反相，使相邻两级电路分别处于保持和求值阶段，以避免信号竞争。,Out2,（2）时钟 同步CMOS电路的的级联,时，求值阶段：,时，保持阶段：,In=0，CA和CL并联，同时被充电到VDD,输出为高电平； 此时由于Mn1导通，Mn2截止，CB被放电至0；,若In:01，则Mn2导通， Mn1截止，电容CL和C

31、B并联，发生电荷共享，使应保持为高电平的输出电平下降；,（3）时钟同步CMOS电路中的电荷共享,CA和CL也并联，为什么对输出电平没影响？,将时钟控制的一对MOS管接到输出结点上；,（3）时钟 同步CMOS电路中电荷共享的解决,时，求值阶段： 若IN=0，则CL被充电为VDD；,时，保持阶段：,此时由于Mn1导通，Mn2截止， CA, CB与CL并联，但此时上拉支路导通，可持续充电；,若IN:由01，则Mn2导通，但Mn1截止，电容CL和CB /CA间不会发生电荷共享,高电平输出得到保持；,保持了静态CMOS电路的对称和互补性能； 输出可与任何电路的输入端级联； 输入可接受任何电路的输出信号；

32、,（4）时钟 同步CMOS电路的特点,一、两管串联：,串联方式工作时，相当于沟道长度增长，MOS管宽长比W/L变小,同理可推出N个管子串联使用时：,8.4 影响门的电气和物理结构设计的因素,8.4.1 MOS管的串联和并联,Vd,Vg,T1,T2,K1,K2,CL,Vs,设VTN0.2VDD，则下降时间：,2个管子串联：,1个管子时：,则：,即下降时间上升: 如果m个相同的NMOS管串联，下降时间为mtfn 如果n个相同的PMOS管串联，上升时间为ntfp,具有带负载电容的反相器,二、两管并联：,N个Vt相等的管子并联使用时：,并联方式工作时，相当于沟道宽度增长，MOS管宽长比W/L变大，导电因子比增加。,CL,设VTN0.2VDD，则下降时间：,2个管子并联：,1个管子时：,即下降时间减短: 如果m个相同的NMOS管并联，下降时间为tfn/m 如果n个相同的PMOS管串联，上升时间为tfp/n,具有带负载电容的反相器,如果2个NMOS相同：,如果2个NMOS相同：,96,与非门中如果与输出端相连接的N型管得源极电位与衬底电位不相等，则该管的开关速度比较慢,VC1,C1被充电,VOUT,与输出端相连接的N型管的源极电位与衬底电位不相等,8.4.2 衬偏调制效应,97,8.4.4 电荷的再分配,8.4.3 源漏电容 朱正涌教材：p. 158,如何选择逻辑方式,设计