1287226247664062509复习_习题课.ppt

1、复习练习课，一，复习2，练习课，复习，绪论部分EDA技术EDA技术的发展过程EDA在我国的应用情况EDA技术的特点EDA技术与其他技术的区别VHDL设计课程3茄子硬件描述语言比较VHDL的优点，复习，VHDL硬件描述语言部分基本结构：实体，结构语言要素：文字并行过程调用语句VHDL结构的描述样式配置：行为、数据流、结构、回顾、基本逻辑电路设计部分组合逻辑电路设计简单门电路解码器和编码器选择器时序逻辑电路设计锁触发器触发器应用延迟电路差异电路柜台、回顾大规模可编程逻辑部件部分PLD的种类和分类CPLD的基本结构FLEX10K部件配置和功能FPGA的基本结构ISP的基本结构FPGA 简述FPGA的

2、基本结构。简述CPLD和FPGA的特性和区别。简要介绍FLEX10K部件组件及其各部分的功能。VHDL的优点、练习课、编写公共问题阅读程序、创建结果案例：下一过程，输入A=4，B=5，C=6输出X=，Y=。Entity SV isport (a、b、c : in STD _ logic _ vector(2 down to 0)；x，y : out STD _ logic _ vector(3 down to 0)；END SVarchitecture art of SV is signal e : STD _ logic _ vector(2 down to 0)；Beginprocess

3、(a、b、c、e)variable d 3360 STD _ logic _ vector(2 down to 0)；BEGIN d 3360=A；e=B；x=E D；d :=B；e=C；y=E D；END PROCESSEND ART，练习课/填充问题，例如D1=0101 ，D2=1011 ，SUM=0000。Entity add is port (D1，d 2 3360 in STD _ logic _ vector(3 down to 0)；sum : out STD _ logic _ vector(3 down to 0)；END ADDarchitecture art of add

4、 is begin sum=D1 D2；END ART，练习课/空白问题，例如，以下过程是二进制计数器。实体CNT isport(clk : in STD _ logic；dout : out STD _ logic _ vector(4 down to 0)；END CNTarchitecture art of CNT is signal q 3360 STD _ logic _ vector(4 down to 0)；begin process(clk)begin if clk event and clk=1 then if q19 then q=Q1；ELSE Q=00000END IF

5、END IFEND PROCESSDOUT=Q；END ART，练习课/填充问题，示例：以下过程是8位配子检查电路。图元CRC 8 isport(x 3360 in STD _ logic _ vector(7 down to 0)；y : OUT STD _ LOGIC)；END CRC8architecture art of Cr c8 is begin process(x)variable tmp 3360 STD _ logic；BEGIN tmp :=0；for I in 0 to 7 loop tmp :=tmp xor x(I)；END LOOPY=tmpEND PROCESSE

6、ND ART，练习课/修改问题，例如，以下是与能量方异步清制的24进制计数器。错了吗？如果有的话，请改正。LIBRARY IEEE；use IEEE . STD _ logic _ 1164 . all；USE IEEE。STD_LOGIC_UNSIGNED。ALL实体CNT 24 is通信端口(CP，CLR，EC:instd _ logic；sout:outstd _ logic _ vector(4 down to 0)；cy24:out STD _ logic)；End CNT 24architecture art of CNT 24 is signal q:STD _ logic _

7、vector(4 down to 0)；SIGNAL RST，dly:STD _ logic；BEGIN PROCESS (CP，rst，EC)BEGIN if rst=1 then q=00000；Elsif CP事件and CP=1 then dly=q(4)；If EC=1 then q=Q1Else q=qEnd ifEnd ifEndprocessCy24=not q (4)和dlysout=q；Rst=1 when q=24或clr=1 else 0；End art、练习课/节目填空、计算机编程/填空问题自行编写或填空示例：具有异步零和能量端的十二进制柜台entity CNT 12

8、is端口(clk、clr、ENA 3360 in STD _ logicCY10 : OUT STD _ LOGICsum : out STD _ logic _ vector(3 down to 0)；END CNT12architecture art of CNT 12 is signal q 3360 STD _ logic _ vector(3 down to 0)；SIGNAL RST，DLY:STD _ LOGICBEGIN请参阅下一页END ART。练习课/过程空白问题，process (clk，rst)begin if rst=1 then q=0000；elsif clk e

9、vent and clk=1 then dly=q(3)；IF ENA=1 THEN Q=Q 1END IFEND IFEND PROCESSCy10=not q (3)和dlyRst=1 when q=12或clr=1 else 0；总计=q；练习课/节目空白问题，如复用器的真价如下。entity mux 41 is port (a，b : in STD _ logic _ vector(3 down to 0)；s : in STD _ logic _ vector(1 down to 0)；c : out STD _ logic _ vector(3 down to 0)；END MUX

10、41architecture art of mux 41 is begin c=a when s=00 else b when s=01 else 0000 when s=10 else zzzz；END ART，练习课/计算机编程问题，如下图所示设计8位比较器。说明：a，b是8位输入信号。CLK是时钟信号输入。RST是异步零信号。AGTB、AEQB和ALTB都是输出信号。关系如下：练习课/计算机编程问题，LIBRARY IEEEUSE IEEE。STD_LOGIC_1164。ALLEntity aeqb is port (a，b : in STD _ logic _ vector(7 down to 0)；CLK，RST: IN STD _ LOGICAgtb、altb、aeqb 3360 out STD _ logic)；END AEQBarchitecture art of aeqb is begin pr