第2章微处理器.ppt

1、第2章 典微处理器,学习重点： 1、8086微处理器EU和BIU的基本结构、寄存器组织，以及指令执行的工作流程。 2、8086引脚信号定义、作用，总线周期的定义、类型，总线周期中各信号的关系以及总线操作时序。 3、8086最小、最大基本系统的配置方法，地址锁存器和总线驱动器的作用和连接方法。 4、具有奇、偶存储器的存储器组织和I/O组织，以及堆栈的基本概念。,第2章 典型微处理器,2. 1 8086 CPU内部结构,2. 2 8086 CPU的引脚功能,2. 3 80 x86/Pentium系列CPU技术发展,2. 1 8086 CPU内部结构,2.1.18086 CPU 的内部功能结构 1.

2、 Intel 8086 CPU 的组成结构: Intel 8086 CPU 从功能上分为:总线接口单元 BIU（BusInterface Unit）和 执行单元 EU（Execute Unit）两部分，见图 2-1。,Intel 8086 CPU 采用指令流水线结构，访问存储器与执行指令的操作 分别由 BIU 和 EU 分别承担，EU 和 BIU 分工合作、并行操作。 1、总线接口单元BIU：完成CPU与存储器、I/O端口之间的信息传送。包括段寄存器、外部数据存取部件、部分相关电路。 具体功能：根据段寄存器CS和指令指针IP形成20位的物理地址，从存储器中取出指令，并暂存在指令队列中，等待EU

3、取走并执行。 2、执行单元EU：从BIU指令队列中取出指令代码，然后执行指令所规定的全部功能。主要进行各种算术、逻辑运算。包括运算器、通用寄存器、状态寄存器、控制逻辑部分相关电路。,2. 1 8086 CPU内部结构,2. 1 8086 CPU内部结构,2. 寄存器结构 分三大部分：通用寄存器、段寄存器、控制寄存器 （1）通用寄存器（General Register） 包括：数据寄存器、指针寄存器、变址寄存器。 数据寄存器共有 AX、BX、CX、DX4个，均可作为 16 位寄存器使用，也可作为独立 8 位寄存器使用，如AH、AL、BH、BL、CH、CL、DH、DL。它们具有良好的通用特性，可选

4、用编程。有少数指令，隐含使用寄存器。 通用 寄存器的特定、隐含使用见表 2-1。 指针寄存器分堆栈指针SP和基数指针BP。 变址寄存器分源变址SI和目的变址DI。,表 2-1 通用寄存器的特定、隐含使用,2. 1 8086 CPU内部结构,(2）段寄存器（Segment Register） 8086CPU 将存储器分段管理，把将要运行的程序各模块分别放在不同的存储段中。每个存储段用一个段寄存器来指示它的首地址（即段首址），同时给出访问存储单元的偏移量。 共分四段：CS代码段：程序代码段起始地址的高16位 DS数据段：数据段起始地址的高16位 SS堆栈段：堆栈段起始地址的高16位 ES扩展段：扩

5、展数据段起始地址高16位 为何加入段寄存器组？ 8086CPU共有40个引脚，数据线8位，地址线却有20位 所以总寻址空间要达到2的20次方=1MB空间，即00000H-FFFFFH 但内部指针寄存器，变址寄存器中地址最大仅有16位，也即只能寻址2的16次方=64KB,要想达到1MB空间，必须采取方法： 利用分段16位+地址偏移量4位=20位物理地址,（3）控制寄存器包括指令指针寄存器IP和标志寄存器PSW。 指令指针寄存器 IP（Instruction Pointer） IP 是指令的地址指针寄存器。在程序运行期间，CPU 自动修改 IP 的值，使它始终保持正在执行指令的下一条指令代码的起始

6、地址的偏移量。 标志寄存器（Flags Register） 16 位标志寄存器的作用反映 CPU 在程序运行时的某些状态，该寄存器又称为程序状态字 PSW（Program Status Word）寄存器，该寄存器中有 9 个标志位，其中 6 个标志位（CF，PF， AF，ZF，SF，OF）作为状态标志，记载了刚刚执行完算术运算或逻辑运算指令后的某些特征。 另外 3 个标志位（TF，IF，DF）作为控制标志，对执行的指令起控制作用。 图 2-3 中除指明控制标志位外，其余均为状态标志位。,2. 1 8086 CPU内部结构,图2一3 标志寄存器,2. 1 8086 CPU内部结构,2.1.2存储

7、器组织 1存储器的组成 存储器是由若干存储单元组成的存储整体。每个存储单元的唯一地址编号称为物理地址（Physical Address）。8086CPU 共有 20 根地址线，可直接寻址 2的20次方=1MB 内存空间，地址范围是 00000H0FFFFFH。 8086/8088 存储器相邻字节地址单元数据构成一个字数据，用低地址值的字节单元地址作为该字单元地址，一个字数据的高/低 8 位存储在高/低地址字节单元中。 1MB 存储空间划分成若干段，每个段限长 64KB，都是可独立寻址逻辑单元。每个段在物理存储器中的段基址是 16 的整数倍。各个逻辑段在物理存储器中可以是邻接、间隔、部分重叠 和

8、完全重叠的。一个物理存储单元可映像到一个或多个逻辑段。,2. 1 8086 CPU内部结构,2逻辑地址与物理地址 8086/8088 系列微机的存储单元都有物理地址和逻辑地址（Logical Address）两个地址。 CPU 与存储器之间的数据交换使用物理地址，程序设计使用逻辑地址，不直接使用物理地址，这有利于存储器的动态管理。 一个逻辑地址由段基址和偏移量（OFFSET）两部分组成， 偏移量表示某存储单元与它所在段的段基址之间的字节距离，通常将根据寻址方式计算出的偏移量称为有效地址 EA（Effective Address）。 CPU 访问存储器时，BIU 把逻辑地址转换成物理地址。 转换

9、方法为：(1)将逻辑地址中的段基址左移位，形成 20 位的段首址；(2)再加 16 位的偏移量，产生 20 位的物理地址。,2. 1 8086 CPU内部结构,3堆栈设置与操作 堆栈（Stack）主要用于暂存数据和保护现场数据，应用于过程调用或中断处理时的断点信息暂存。堆栈是由特定存储单元构成的一个存储区，堆栈数据操作遵循先进后出原则。堆栈的基本结构见图 2-4。 （1）堆栈设置 采用软件方法设置堆栈。用软件在存储器中划出一块特定存储区域作为堆栈区。堆栈区的一端固定，另一端浮动，固定端叫栈底（Bottom），占用低地址，浮动端叫栈顶（Top），占用高地址；数据存取在栈顶进行，堆栈指针SP指示现

10、行堆栈栈顶数据位置，堆栈结构见图 2-4。,图2一4堆栈的基本结构,2. 1 8086 CPU内部结构,8086CPU寻址的堆栈是由堆栈段寄存器指定的一段存储区。通常，堆栈段中所包含的存储单元字节数就是堆栈深度（即堆栈长度）。栈底是堆栈段最大单元地址，栈顶由堆栈指针SP指向，SP值是段基址与栈顶之间的偏移量，SP的初始化值是堆栈的深度。 8086CPU寻址的堆栈最大64KB，如用户程序要扩大堆栈区域或更换堆栈区（已设置几个堆栈段），可用重新设置堆栈段寄存器SS的办法来实现。在用户程序中每次更换堆栈段寄存器时，必须给SP赋新值。 8086/8088 的堆栈操作对象是字数据（16位）。,（2）堆栈

11、操作 堆栈的基本操作有设置堆栈、进栈和出栈三种操作。 堆栈的设置主要是对堆栈段寄存器SS和堆栈指针SP的赋值。 进栈就是把字数据压入堆栈。 出栈是从堆栈顶部弹出一个字数据送回寄存器或字存储单元中。 遵循的重要原则：数据先进后出，后进先出。,2. 1 8086 CPU内部结构,2.28086CPU 的引脚功能,2.2.1 8086/8088 的引脚信号和功能 8086 和 8088 的引脚信号图如图 2-5 所示。8086/8088 各引脚信号的功能如下： 1、AD15AD0（Address Data Bus）:地址/数据复用引脚，在 8086 中作为地址和数据的复用引脚，在总线周期的 T1 状

12、态用来输出要访问的存储器或I/O 端口地址。T2T3 状态，则是传输数据。在 8088 中，A815 是单纯的地址输出引脚。 2、A19/S6A16/S3（Address/Status）:地址状态复用引脚，CPU执行指令中，总线周期的T1状态输出地址的最高4位，后三个状态则送出状态信息。（S6=0，S5，中断允许标志，S4、S3联合指出当前正在使用的哪个段寄存器。 3、NMI（Non-Maskable Interrupt）:非屏蔽中断引脚,图2一5 8086/8088的引脚信息图,2.28086CPU 的引脚功能,4、NTR（Interrupt Request）:可屏蔽中断请求信号引脚 CPU

13、 在执行每条指令的最后一个时钟周期会对INTR 信号进行采样，如果CPU 中的中断，允许标志IF 为，且又接收到INTR 引脚为高电平信号输入，则CPU 就在结束当前指令后，响应中断请求，进入相应的中断处理子程序。 5、 （Read):读信号引脚 6、CLK（Clock）:时钟引脚 7、 （Bus High Enable/Status）高位数据总线允许状态复用引脚。该引脚在总线周期的T1状态，输出低电平有效，表示高8位数据线上的数据有效；在其他状态，输出状态信号S7(在8086中未定义）。该引脚信号与低位地址A0配合表示不同的数据传送操作。可参考课本P21页表2-5。,2.28086CPU 的

14、引脚功能,8、RESET:复位信号引脚 复位信号至少保持4个时钟周期或2个机器周期，高电平有效。 CPU结束当前操作，标志寄存器及指令队列均清零，代码寄存器CS设置为0FFFFH,IP设置为0000H。复位信号消失后，CPU从0FFFFH:0000H处开始执行程序。 9、READY:准备好信号引脚 在每个总线周期的T3状态查询该引脚电平，若为低电平，说明数据没准备好，在T3状态后插入等待周期TW,CPU继续对READY进行检测，直到检测到高电平，表明内存和I/O设备数据准备就绪，才可进入T4状态，完成数据传送，结束当前总线周期。 6、TEST/测试信号引脚： 它是可用WAIT指令对该引脚进行测

15、试的输入信号，低电平有效。当该信号有效时，CPU继续执行程序；否则CPU就进行等待状态（空转）。此信号在每个时钟周期的上升沿由内部电路进行同步。,2.2.28086 芯片构成最大/最小系统 1最小工作模式 当 8086/8088 的第 33 脚 MN / MX 接+5V 时，就处于最小工作模式下，此时第 2431 脚的信号功能和作用为： INTA （Interrupt Acknowledge）中断响应信号 中断响应信号输出引脚，反映 8086/8088CPU 是否接受外设送到 INTR 引脚的中断请求信号。 INTA 信号实际上是位于连续周期中的两个负脉冲，在每个总线周期的 T2T3 和 Tw

16、 状态，INTA 端为低电平。第一个负脉冲通知外设的接口，它发出的中断请求已允许，外设接口收到第二个负脉冲后，往数据总线上放中断类型码，从而 CPU 便得到了有关此中断请求的详尽信息。,2.28086CPU 的引脚功能,(2)ALE（Address Latch Enable）地址锁存允许信号 地址锁存允许信号输出引脚，在任何一个总线周期的 T1状态，ALE 输出高电平有效信号， 表示当前在地址/数据复用总线上输出的是地址信息，地址锁存器 8282/8283 用 ALE 作锁存信号进行地址锁存。特别要注意的是在构成最小系统时，ALE 端不能被浮空。 DEN（Data Enable）数据允许信号

17、数据允许信号输出引脚，低电平有效，8286/8287 总线收发器将DEN 作为输出允许信号。打开或者关闭总线收发器。 DT/R（Data Transmit/Receive）数据收发 数据发送或者接受信号输出引脚。为总线收发器 8286/8287 提供数据传送方向控制信息。如 DT /R 为高电平，则进行数据发送；如 DT /R 为低电平，则进行数据接收。,2.28086CPU 的引脚功能,M / IO （Memory/Input and Output）：存储器/输入或输出控制信号 存储器或输入输出控制信号输出引脚，高电平时，表示 CPU 和存储器之间进行数据传输；低电平时，表示 CPU 和I/

18、O输入/输出设备之间进行数据传输。 WR （Write）：写信号 HOLD（Hold Request）：总线保持请求信号 HLDA（Hold Acknowledge）：总线保持响应信号 该信号与 HOLD 信号配合使用。当 HLDA 有效时，表示 CPU 对其它主部件的总线请求做出响应，与此同时，所有与三态门相接的 CPU 的引脚呈现高阻抗，从而让出了系统总线使用权，总线请求部件获得使用权，在此期间以上两个信号保持高电平，直到部件让出总线后，才变为低电平，CPU再次获得总线控制使用权。,2.28086CPU 的引脚功能,图 2-6 是 8086 在最小模式下的典型配置。,2.28086CPU

19、的引脚功能,在 8086 的最小模式中，硬件包括： 1片 8284A时钟发生器：产生恒定的时钟信号，对准备READY信号和复位RESET信号进行同步；3片 8282 或 74LS373 地址锁存器；2片 8286/8287 作为总线收发器，用以增加数据总线的驱动能力。 在总线周期的前半部分，CPU 送出地址信号，为配合存储器、I/O 接口电路读写时序的要求，地址必须锁存，CPU 送出高电平允许地址锁存信号 ALE，对地址进行锁存。,2.2 8086CPU 的引脚功能,地址锁存器：除了地址信号外， BHE/信号也需要锁存。在后面的时序图上，将会看到地址/数据总线是复用的，而BHE和S7（在当前芯

20、片设计中，S7未被赋予意义）也是复用的，所以在总线周期前半部分中输出地址信号和BHE信号。在总线周期的后半部分中改变含义，因为有了锁存器对地址和BHE信号进行锁存，所以在总线周期的后半部分，地址和数据同时出现在系统的地址总线和数据总线上；同样，此时 BHE也在锁存器输出端呈现有效电平，于是确保了CPU对锁存器和I/O设备的正常读/写操作。 1）8282是8位典型锁存器芯片，可用8D触发器74LS373完全代换，而8086系统采用20位地址，加上信号，所以，需要三片8282作为地址锁存器。8282与CPU的连接如图2-7所示。,2.28086 CPU的引脚功能,图2一7 8282锁存器与8086

21、CPU的连接,2）总线驱动器：当一个系统中所含的外设接口较多时，数据总线上需要有发送器和接收器来增加驱动能力。发送器和接收器简称为收发器，也称为总线驱动器。 Intel 系统的典型收发器为 8 位的 8286 芯片，可用双向驱动门 74LS245 来替换，8088系统，只用一片 8286 就可构成数据总线收发器，而 8086 系统中，则要用两片 8286。8088 与8282 连接如图 2-8 所示： 在设计系统总线时，有时希望提供给各部件数据信号的相位正好和CPU 的原始数据信号相反；反过来也一样，也就需要将外部数据信号反一个相位再提供给CPU。为了满足这种要求，INTEL公司又提供了另一种

22、功能和8286相仿的芯片8287。在这样的系统中，一般对地址信号也要求反一个相位。这时，地址锁存器就不用8282，而是采用Intel 公司的另一种芯片8283，其功能和8282 相仿，但提供的输出信号相位相反。,2.28086 CPU的引脚功能,图2一8 8286 收发器和8088CPU的连接,最小模式系统中，信号M/IO、RD和WR组合起来决定了系统中数据传输的方式。其组合方式和对应功能如表2-7所示。,2.2 8086CPU 的引脚功能,2.最大工作模式 由前知，8086CPU 在最大工作模式下有多个处理器在工作，此时就必须增设总线控制器8288 和总线仲裁器 8289，实现总线使用权的交

23、接和总线优先权的仲裁。 1）最大工作模式的状态信号 最大工作模式的典型配置见图 2-10。这时，8086/8088 的 MN / MX 引脚接地。最大工作模式时，8086/8088 的第 2431 引脚的信号含义如下： (1)QS1 和 QS0（Instruction Queue Status）指令队列状态信号 在最大工作模式时，第 24 及 25 引脚作为 QS1 及 QS0 信号输出端，这两个信号提供总线周期的前一个状态中指令队列的状态。QS1及QS0 的组合功能见表 2-8。,2.2 8086CPU 的引脚功能,(2)S2、S1及S2（Bus Cycle Status）总线周期状态信号

24、在最大工作模式时，第2628引脚为S2/、S1/及S0/信号输出端。它们提供当前总线周期中所进行的数据传输过程类型。由总线控制器8288根据这些信号对存储器及I/O进行控制。其对应的操作见表2-9。至少有一个为低电平才有效，否则无效。 (3)（Lock）总线封锁信号 在最大工作模式时，第29 引脚为总线封锁信号输出端。当为低电平时，其它总线主控部件都不能占用总线。在DMA期间，LOCK端被浮空而处于高阻状态。 中断过程中，LOCK引脚自动变为低电平。 (4)（Request/Grant）总线请求信号（输入端）/总线请求信号（允许输出端） 在最大工作模式时，第30及31引脚分别为总线请求信号输入

25、端/总线请求允许信号输出端，可供CPU以外两个协处理器用来发出使用总线请求和接收CPU对总线请求信号的应答信号。这两个应答信号都是双向的。RQ/GT0 的优先级比RQ/GT1的高。,2.28086 CPU的引脚功能,2）总线控制器 8288 8288总线控制器的内部结构及引脚排列见图2-11,2.2 8086CPU 的引脚功能,8288产生的ALE、DT/R及DEN信号与最小工作模式时相同，但DEN信号的极性相反。 8288产生的总线命令是由8086的总线状态信号S2/、S1/及S0/所决定的。这些信号所产生的总线命令见表2-10。 （3）总线仲裁控制器 8289 多处理器系统中必须采用总线仲

26、裁器8289来确定总线使用权，并将总线使用权赋给优先级别较高的处理器使用。在解决总线争用的问题上，8289 采用并行优先权仲裁、串行优先权仲裁和循环优先权仲裁方式三种优先权处理方法。,2.2 8086CPU 的引脚功能,表2一10 8086总线状态信号经8288所产生的总线命令,1.系统的复位和启动操作 8086 的复位和启动操作通过在 RESET 引脚施加触发信号来执行，见图 2-12。 当 RESET 引脚接收到高电平后的第一个时钟周期的上升沿，即图 2-12 的时，8086/8088 进入内部 RESET 阶段。再过一个时钟周期，所有三态输出线就被设置成高阻状态，并且一直 维持高阻状态，

27、直到 RESET 信号回到低电平。但在进入高阻状态的前半个时钟周期，即在前 一个时钟周期的低电平期间，见图 2-12，这些三态输出线被设置成无作用状态。等到时钟信号 又成为高电平时，三态输出线才进入高阻状态。,2.2.38086CPU 的主要操作功能,图2一12 8086/8088的启动和复位时序,当 8086/8088 进入内部 RESET 时，CPU 结束现行操作，维持在复位状态，这时 CPU 各内部寄存器都被设为初值，见左表 2-11。复位状态的代码段寄存器 CS 和指令指针寄存器 IP 分别被初始化为 FFFFH 和 0000H。 所以，8086/8088 在复位之后再重新启动时，便从

28、内存的 FFFF0H 处开始执行指令，使系统在启动时，能自动进入系统程序。 在复位时，标志寄存器被清零，系统程序处于启动状态，需要通过指令设置有关标志。 复位信号 RESET 从高电平到低电平的跳变将触发 CPU 内部的复位逻辑电路，经过 7 个时钟周期之后，CPU 就启动而恢复正常工作，即从 FFFF0H 处开始执行程序。,2.2 8086CPU 的引脚功能,2.总线读操作和总线写操作 8086CPU 与存储器或外设之间的数据交换通过总线操作实现，基本时序用总线周期描述， 一个总线周期至少包含 4 个时钟周期，时钟周期由时钟频率来确定。 （1）最小模式的总线读操作 8086/8088 最小工

29、作模式总线读操作时序见图 2-13。一个基本的读操作周期包含 4 个状态，即 T1、T2、T3 和 T4。在存储器和外设速度较慢时，要在 T3 之后插入一个或数个等待状态 Tw。,2.2 8086CPU 的引脚功能,图2一13 8086/8088最小工作模式总线读操作时序,（2）最小工作模式下的总线写操作 总线写操作发生的过程与总线读操作完全类似，一个基本的写操作周期包含 T1T4 四个状 态。但当存储器和外设较慢时，在 T3 和 T4 状态之间，可能插入几个等待状态 Tw。不同是是 CPU 控制信号为 WR ，数据是从 CPU 输出到存储器或者外设，具体时序见图 2-14。,2.2 8086

30、CPU 的引脚功能,图2一14 8086/8088最小工作模式总线写操作时序,2.3.1 80 x86/Pentium 系列 CPU 的功能结构 1、80386 80386 是 32 位 80 x86/Pentium 系列 CPU 中的首个 32 位处理器。80386 拥有 32 位数据线和32 位地址线，内部寄存器与数据线 32 位，段寄存器为 16 位。80386 CPU 首次将 32 位的寄存器组引入 80 x86 体系结构的 CPU 中，能够用于计算和寻址操作。每个 32 位寄存器的低半部分与 8086/8088、80286 的 16 位寄存器具有相同特性，完全向下兼容。80386 提

31、供虚拟 8086 方式，以便在新 32 位 CPU 上最有效执行为 8086CPU 编写的程序。80386 的功能结构如图 2-15 所示。 80386 由 6 个能并行操作的功能部件组成，即总线接口部件、代码预取部件、指令译码部 件、存储器管理部件、指令执行与控制部件。这些部件按流水线结构设计，指令的预取、译码、 执行等步骤由各自的处理部件并行处理。可同时处理多条指令，提高微处理器的处理速度。 存储器管理部件 MMU 由分段部件和分页机构组成。分段部件通过提供寻址机构对逻辑地 址空间进行管理，实现任务之间的隔离，也可以实现指令和数据区的再定位。80386 微处理器 首次将分页机制引入到 80

32、 x86 结构中，定长 4KB 的页为虚拟存储管理提供了基础，较 8086/8088地址空间的分段管理更加有效。,2.380 x86/Pentium 系列 CPU 技术发展,2.380 x86/Pentium 系列 CPU 技术发展,2. 80486 80486 是将 386CPU、80387 FPU 和片上 Cache 集成在一个芯片上，使得 32 位 80 x86/Pentium 系列 CPU 结构更加完善。相对于 80386CPU，80486 的是将 80386 的指令译码和执行部件扩展成五级流水，增强了并行处理能力；增加了一个 8KB 高速缓存 Cache，提高了 CPU 存储器访问效

33、率。 已实现 Cache 技术的 CPU 如表 2-12 所示；总线接口部件更加复杂，支持外部二级高速缓存 L2 和多处理器系统；首次将 80387 FPU 集成在同一个芯片上。 80486 从功能结构来奠定了后续发展的 32 位 80 x86/Pentium 系列 CPU 的基本结构。,2.380 x86/Pentium 系列 CPU 技术发展,表2一12已实现cache技术的CPU,3. Pentium Pentium 系列的最后一个处理器把 MMX 技术引入 CPU 结构。MMX 技术用单指令多数据 流（SIMD）执行方式在包含 64 位 MMX 寄存器中的包装的整型数据上执行并行计算。

34、此技术 在多媒体、数据压缩等方面极大增强了 32 位 80 x86/Pentium 系列 CPU 的性能。 4. Pentium Pro 、Pentium II Pentium Pro 是基于超标量微结构的首个处理器。全新微结构使其性能明显超过奔腾处理 器。Pentium Pro 具有三路超标量，允许每个时钟周期执行三条指令，引入动态执行概念（微数据流分析、超顺序执行、分支预测和推理执行）。Pentium Pro 拥有 16KB L1 和 256KB L2。Pentium Pro 扩展地址总线至 36 位，可寻址 64GB 物理地址空间，此外 Pentium Pro 还支持多处理器系统。 Pe

35、ntium II 是将把 MMX 技术加至 Pentium Pro 系列的处理器。拥有 32KB L1 和 512 KB/1 MB L2。Pentium II Xeon 处理器支持运行在“全时钟速度”后沿总线上的 2MB L2，以满足中高性能服务器与工作站的要求。,2.380 x86/Pentium 系列 CPU 技术发展,5. Pentium III、Pentium Pentium III 引进流 SIMD 扩展（SSE）至 32 位系统结构。SSE 扩展把由 MMX 引进的 SIMD执行模式扩展为新的 128 位寄存器和能在包装的单精度浮点数上执行 SIMD 操作。 Pentium 是最新的 32 位 CPU，是第一个基于