第21章触发器和时序逻辑电路(备).ppt

1、返回,第21章 触发器与时序逻辑电路,21.1双稳态触发器,21.2寄存器,21.3计数器,*21.4时序逻辑电路的分析,21.5单稳态触发器和多谐振荡器,目录,电路的输出状态不仅取决于当时的输入信号，而且与电路原来的状态有关，当输入信号消失后，电路状态仍维持不变。这种具有存贮记忆功能的电路称为时序逻辑电路。,时序逻辑电路的特点：,触发器按逻辑功能可分为：双稳态触发器、单 稳态触发器、无稳态触发器（多谐振荡器）。,触发器是构成时序电路的基本逻辑单元。,21.1 双稳态触发器,3、输入信号消失后，被置成的“0”或“1”态能 保存下来，即具有记忆功能。,双稳态触发器： 是一种具有记忆功能的逻辑单元

2、电路，它能储存一位二进制码。双稳态触发器中又包含RS触发器、JK触发器、D触发器和T触发器等。,特点：,2、能根据输入信号将触发器置成“0”或“1”态；,1、有两个稳定状态“0”态和“1”态；,由两个与非门交叉连接而成,Q,Q,21.1.1 R S 触 发 器,1.基本RS触发器,若原状态：,1,0,1,0,1,0,1,1,新态（次态）输出变为：,若原状态：,0,0,1,1,0,1,0,1,输出保持：,时,&,RD,SD,Q,1,0,0,0,1,1,若原状态：,1,0,1,1,1,0,0,1,输出保持原状态：,若原状态：,1,1,0,1,1,0,输出保持原状态：,(4)输入RD=0, SD=0

3、时,输出全是1与逻辑功能相矛盾,0 1 1 0 1 1 0 0,1 0 不变 不定,Q,基本RS触发器的特点,（1）触发器的次态不仅与输入信号状态有关，而且与触发器的现态有关。（记忆） （2）电路具有两个稳定状态（双稳态），在无外来触发信号作用时，电路将保持原状态不变。 （3）在外加触发信号有效时，电路可以触发翻转，实现置0或置1。 （4）在稳定状态下两个输出端的状态和必须是互补关系，即有约束条件。,在数字电路中，凡根据输入信号R、S情况的不同，具有置0、置1和保持功能的电路，都称为RS触发器。,D,S,D,R,1 0 0 1 0 0 1 1,1 0 不变 不定,Q,或非门组成的基本RS触发器

4、,R-S触发器应用举例: 单脉冲发生器,&,Q,+5V,+5V,4.7k,4.7k,K,R-S触发器应用举例: 单脉冲发生器,&,RD,SD,Q,+5V,+5V,4.7k,4.7k,K,正脉冲,负脉冲,波形图,反映触发器输入信号取值和状态之间对应关系的图形称为波形图,R,S,Q,置1,置0,置1,置1,置1,保持,不允许,练习与思考,1、说明基本RS触发器在置1或置0脉冲消失后，为什么触发器的状态保持不变。,考虑：置1脉冲消失： SD和RD同时为1，触发器处于什么状态？,保持状态,2. 可控 RS 触发器,基本R-S触发器,导引电路,时钟脉冲,当CP=0时,0,R，S 输入状态 不起作用。 触

5、发器状态不变,当 CP = 1 时,1,打开,触发器状态由R，S 输入状态决定。,打开,当 C P= 1 时,1,打开,(1) S=0, R=0,触发器状态由R，S 输入状态决定。,打开,1,1,0,(2) S = 0, R= 1,(3) S =1, R= 0,(4) S =1, R= 1,可控RS状态表,逻辑符号,Q,Q,S,R,CP,SD,RD,CP高电平时触发器状态由R、S确定,例：画出可控 RS 触发器的输出波形,可控 RS状态表,CP高电平时触发器状态由R、S确定,工作原理,1,假设Q=0,来一个时钟翻转一次,可控RS触发器的计数功能,存在问题：,时钟脉冲不能过宽，否则出现空翻现象，

6、即在一个时钟脉冲期间触发器翻转一次以上。,克服办法：采用 JK 触发器或 D 触发器,结 论,1. 可控RS触发器输出的变化发生在CP信号高 电平期间. 2. 除了具有置位、复位和保持功能之外，还 可对输入的时钟脉冲进行计数。但是对时钟脉冲 的宽度（高电平期间）要求比较苛刻。 3. 仍存在禁止状态（R=S=1）。,21.1.2 主从JK触发器,1.电路结构,从触发器,主触发器,反馈线,2. 工作原理,F主打开,F主状态由J、K决定，接收信号并暂存。,F从封锁,F从状态保持不变。,CP,CP,状态保持不变。,从触发器的状态取决于主触发器，并保持主、从状态一致，因此称之为主从触发器。,F从打开,F

7、主封锁,CP,CP,分析JK触发器的逻辑功能,(1)J=1, K=1,设触发器原态为“0”态,主从状态一致,CP,设触发器原态为“1”态,为“？”状态,J=1, K=1时，每来 一个时钟脉冲，状 态翻转一次，即具 有计数功能。,(1)J=1, K=1,为“0”状态,CP,(2)J=0，K=1,设触发器原态为“1”态,设触发器原态为“0”态,CP,(2)J=0，K=1,设触发器原态为“1”态,设触发器原态为“0”态,CP,(3)J=1，K=0,设触发器原态为“0”态,设触发器原态为“1”态,CP,(3)J=1，K=0,设触发器原态为“0”态,设触发器原态为“1”态,CP,(4)J=0，K=0,保

8、持原态,3. JK触发器的逻辑功能,Qn,1,0 0,1 1,1 0,0,0 1,(保持功能),(置“0”功能),(置“1”功能),(计数功能),C下降沿触发翻转,例：JK 触发器工作波形,练习与思考,1、将JK触发器的J和K端悬空，试分析其逻辑功能。,下降沿触发的计数器！,基本R-S触发器,导引电路,21.1.3 D 触发器,1.电路结构,反馈线,21.1.3 D 触发器,2.逻辑功能,（1）D = 0,1,0,当CP = 0时,0,当CP = 1时,0,1,封锁,在CP = 1期间，触发器保持“0”不变,21.1.3 D 触发器,2.逻辑功能,（1）D = 1,0,1,当CP = 0时,1

9、,当CP = 1时,0,1,封锁,在CP = 1期间，触发器保持“1”不变,封锁,上升沿触 发翻转,CP上升沿前接收信号，上升沿时触发器翻转，（ 其Q的状态与D状态一致；但Q的状态总比D的状态变化晚一步，即Qn+1 =Dn；上升沿后输入 D不再起作用，触发器状态保持。 即(不会空翻),结论：,例：D 触发器工作波形图,D触发器应用举例: 用D触发器 将一个时钟进行2分频.,CP,RD、SD不用时,甩空 或通过4.7k的电阻吊高电平,频率FQ = FCP/2,用2个2分频器级联组成一个4分频器,1Q,2Q,F2Q =F1Q /2 = FCP/4,(1) 集成双D触发器74LS74,* 集成D触发

10、器介绍,(2) 集成4D触发器74LS175,特点: 一个集成电路中有4个D触发器, 时钟CP公共, 清0端RD公共,集成4D触发器74LS175的应用举例抢答电路,(3) 集成8D触发器,内部有8个D触发器 Q输出 R公共 CP公共,题目:时钟CP及输入信号D 的波形如图所示,试画 出各触发器输出端Q的波形,设各输出端Q的 初始状态=0.,课堂练习,课堂练习(续),课堂练习(续),22.1.4 触发器逻辑功能的转换,1. 将JK触发器转换为 D 触发器,仍为下降沿 触发翻转,2. 将JK触发器转换为 T 触发器,当J=K时，两触发器状态相同,3. 将 D 触发器转换为 T触发器,触发器仅具有

11、计数功能,即要求来一个C， 触发器就翻转一次。,0 1 1 0 1 1 0 0,1 0 不变 不定,Q,第一节主要内容1基本R-S 触发器,D,S,D,R,1 0 0 1 0 0 1 1,1 0 不变 不定,Q,或非门组成的基本RS触发器,基本R-S 触发器特点:,(2) 可触发使之翻转 (使RD、SD之一为0时可翻转).,(3) 具有记忆功能(RD、SD都为1时，保持原来状态).,逻 辑 符 号,S,R,CP,Q,Q,S,1S,C1,1R,R,2可控RS触发器,逻辑功能表,Qn+1 -第n+1个时钟脉冲到来后的新状态,Qn -第n+1个时钟脉冲到来之前的原状态,结 论,1. 可控RS触发器输

12、出的变化发生在CP信号高 电平期间. 2. 除了具有置位、复位和保持功能之外，还 可对输入的时钟脉冲进行计数。但是对时钟脉冲 的宽度（高电平期间）要求比较苛刻。 3. 仍存在禁止状态（R=S=1）。,SD,RD,J,K,CP,逻辑符号,逻辑状态表,J 0 0 1 1,K 0 1 0 1,Qn+1,Qn 0 1 Qn,Q,Q,3JK触发器,4维持阻塞型D触发器的引脚功能,符号,D数据输入端,CP时钟脉冲,维持阻塞型D触发器的引脚功能(续),功能表,触发方式: 边沿触发 (时钟上升沿触发),功能表说明： 在CP上升沿时，Q等于D； 在CP高电平、低电平和下降沿 时，Q保持不变,21.2 寄存器,寄

13、存器是数字系统常用的逻辑部件，它用来存放数码或指令等。它由触发器和门电路组成。一个触发器只能存放一位二进制数，存放 n 位二进制时，要 n个触发器。,21.2.1 数码寄存器 1.一步（单拍）接收4位数据寄存器,仅有寄存数码的功能。,通常由D触发器或R-S触发器组成,清零,寄存指令,并行输入方式,寄存数码,触发器状态不变,清零,寄存指令,并行输出方式,&,&,&,&,Q,Q,Q,Q,状态保持不变,2.两步（二拍）接收4位数据寄存器,21.2.2 移位寄存器,不仅能寄存数码，还有移位的功能。,所谓移位，就是每来一个移位脉冲，寄存器中所寄存的数据就向左或向右顺序移动一位。,寄存数码,D,1011,

14、1,Q,1011,1,0,1,1,J,K,F3,数据依次向左移动，称左移寄存器，输入方式为串行输入。,Q,Q,Q,1、4位左移寄存器,再输入四个移位脉冲，1011由高位至低位依次从Q3端输出。,串行输出方式,左移寄存器波形图,1,1,1,1,1,1,0,待存数据,1011存入寄存器,从Q3取出,四位左移移位寄存器状态表,1,2,3,1,0,1,并 行 输 出,再继续输入四个移位脉冲,从Q3端串行输出1011数码,并行输出,2、4位右移移位寄存器,Q,3,Q2,Q,1,Q,0,D,i,1,D,2,D,C,D,C,D,C,D,C,0,C,移位,脉冲,右移,输出,右移,输入,Q,Q,Q,Q,R,D,

15、清零,脉冲,Q,Q,Q,Q,R右移串行输入数据端,L左移串行输入数据端,VCC,S1,S0,CP,R,L,GND,74LS194,0,1,1,1,1,0 0,0 1,1 0,1 1,直接清零,保 持,右移(从Q3向Q0移动),左移(从Q0向Q3移动),并行输入,3、双相移位寄存器,寄存器分类,并行输入/并行输出,串行输入/并行输出,并行输入/串行输出,串行输入/串行输出,2.3 计数器,计数器是数字电路和计算机中广泛应用的一种逻辑部件，可累计输入脉冲的个数，可用于定时、分频、时序控制等。,关于计数器的几点说明：,1、所谓n进制，就是“逢n进1”。 例如2进制，它只有0和1两个数码，每当本位是1

16、，再加1时，本位便变为0，而向高位进位，使高位加1。 0+1=1，1+1=10（壹零）,2、一个双稳态触发器可以表示一位二进制数：因为双稳态触发器有“1”和“0”两个状态。故要表示n位二进制数，就得用n个双稳态触发器。,3、构成计数器时，采用不同的触发器有不同的逻辑电路；即使用同一种触发器也可得出不同的逻辑电路,4、鉴于T和T触发器的功能，构成计数器时，多采用这两种触发器，这样设计思路比较明晰。,21.3.1 二进制计数器,按二进制的规律累计脉冲个数，它也是构成其它进制计数器的基础。要构成 n位二进制计数器，需用 n个具有计数功能的触发器。,1. 异步二进制加法计数器,异步计数器：计数脉冲C不

17、是同时加到各位触发器。最低位触发器由计数脉冲触发翻转，其他各位触发器有时需由相邻低位触发器输出的进位脉冲来触发，因此各位触发器状态变换的时间先后不一，只有在前级触发器翻转后,后级触发器才能翻转。,（1）由主从型JK触发器组成的三位异步二进制加法计数器,二 进 制 数 Q2 Q1 Q0,0 0 0 0 1 0 0 1 2 0 1 0 3 0 1 1 4 1 0 0 5 1 0 1 6 1 1 0 7 1 1 1 8 0 0 0,脉冲数 (C),二进制加法计数器状态表,从状态表可看出： （1） 最低位触发器Q0来 一个脉冲就翻转一次,(2)Q1,低位由1变为0时，要产生进位信号, 这个进位信号应使

18、相邻的高位触发器翻转。,当J、K=1时，具有计数功能，每来一个脉冲触发器就翻转一次.,三位异步二进制加法计数器（JK触发器）,在电路图中J、悬空表示J、K=1,下降沿 触发翻转,当相邻低位触发器由1变 0 时翻转,异步二进制加法器工作波形,每个触发器翻转的时间有先后，与计数脉冲不同步,Q3,Q2,Q1,Q0,J,J,J,J,K,K,K,K,计数脉冲C,RD清零,1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16,由主从型JK触发器组成的四位异步二进制加法计数器,Q,Q,Q,Q,用D触发器构成三位二进制异步加法器,思考,各触发器C应如何连接？,各D触发器已接成T触发器，

19、即具有计数功能,二 进 制 数 Q2 Q1 Q0,0 0 0 0 1 1 1 1 2 1 1 0 3 1 0 1 4 1 0 0 5 0 1 1 6 0 1 0 7 0 0 1 8 0 0 0,脉冲数 (C),二进制减法计数器状态表,（3）3位异步二进制减法计数器,从状态表可看出： 最低位触发器来一个脉冲就翻转一次每个触发器由0变为1时，要产生借位信号,这个借位信号应 使相邻的高位触发器翻转。,F0每输入一个时钟脉冲翻转 F1在Q0由0变1时翻转 F2在Q1由0变1时翻转,异步二进制计数器总结：,1、计数器由若干个在计数状态的触发器组成。,4、n触发器有2n个状态, 其计数容量有2n1个。,2

20、. 同步二进制加法计数器,异步二进制加法计数器线路联接简单。 各触发器是逐级翻转，因而工作速度较慢。,同步计数器：计数脉冲同时接到各位触发器，各触发器状态的变换与计数脉冲同步。,同步计数器由于各触发器同步翻转，因此工作速度快。但接线较复杂。,二 进 制 数 Q2 Q1 Q0,0 0 0 0 1 0 0 1 2 0 1 0 3 0 1 1 4 1 0 0 5 1 0 1 6 1 1 0 7 1 1 1 8 0 0 0,脉冲数 (C),二进制加法计数器状态表,最低位触发器F0每来一个脉冲就翻转一次；,F1：当Q0=1时，再来一个脉冲则翻转一次；,F2：当Q0=Q1= 1时，再来一个脉冲则翻转一次。

21、,从状态表可看出：,四位二进制同步加法计数器级间连接的逻辑关系,触发器翻转条件,J、K端逻辑表达式,J、K端逻辑表达式,F0,每输入一C翻一次,F1,F2,F3,J0 =K0 =1,Q0 =1,J1 =K1 = Q0,Q0 = Q1 = 1,J2 =K2 = Q1 Q0,Q0 = Q1 = Q2 = 1,J3 =K3= Q2 Q1 Q0,由J、K端逻辑表达式，可得出四位同步二进制计数器的逻辑电路。（只画出三位同步二进制计数器的逻辑电路）,（加法）,（减法）,三位同步二进制加法计数器,计数脉冲同时加到各位触发器上，当每个到 来后触发器状态是否改变要看J、K的状态。,各触发器状态的变换和计数脉冲同

22、步, 计数控制端：当两者或任一为低电平，计数器保持原态；两者同时为高电平，计数；,RCO,LD,EP,ET, 进位输出端，高电平有效, 同步并行置数控制端，低电平有效,74LS161功能表,1 1 0 保 持,1 1 1 1 计 数,0 0000,同步二进制计数器,输 入 输 出,1 1 0 保 持,十进制计数器： 计数规律：“逢十进一”。它是用四位二进制数表示对应的十进制数，所以又称为二-十进制计数器。,四位二进制可以表示十六种状态，为了表示十进制数的十个状态，需要去掉六种状态，具体去掉哪六种状态，有不同的安排，这里仅介绍广泛使用 8421编码的十进制计数器。,21.3.2 十进制计数器,十

23、进制加法计数器状态表,J3=Q2Q1Q0 K3 =Q0,J0=K0=1,J2=K2 = Q1Q0,同步十进制计数器,十进制同步加法计数器,J0=K0=1 ； J1 = Q3Q0，K1 = Q0 ； J2=K2 = Q1Q0 ； J3=Q2Q1Q0 ， K3 =Q0,十进制计数器工作波形, 计数控制端：当两者或任一为低电平，计数器保持原态；两者同时为高电平，计数；,RCO,LD,EP,ET, 进位输出端，高电平有效, 同步并行置数控制端，低电平有效,2、异步十进制计数器,1. CT74LS290(T1290)二-五-十进制集成计数器,逻辑功能及外引线排列,（1） R01 、 R02 ： 置“0”

24、输入端,逻辑功能,逻辑功能及外引线排列,（1） S91 、 S92 ： 置“9”输入端,逻辑功能,逻辑功能及外引线排列,计数功能,0,0,0,0,1,1,0,0,1,1,CT74LS290 功能表,输 入,输 出,Q2,Q3,Q1,Q0,1,1,0,1,1,0,1,1,R01,S92,S91,R02,有任一为“0”,有任一为“0”,计数,置9,电路的前部分的逻辑功能,说明其用处。 设初始状态为“000”。,解：1. 写出各触发器 J、K端和C端的逻辑表达式,由表可知，经5个脉冲循环一次，为五进制计数器。,2.列写状态转换表，分析其状态转换过程,由于计数脉冲没有同时加到各位触发器上，所以为异步计

25、数器。,异步五进制计数器工作波形,0,0,1,1,解：1. 写出各触发器 J、K端和C端的逻辑表达式,解：当初始状态为“0000”时， 各触发器J、K端和C端的电平为,C,J3=Q2Q1,K2=1,K0=1,J0 =,Q2 Q1 Q0,0 1 1 1 1 1 1 1,2.列写状态转换表，分析其状态转换过程,C0= C,C2= Q1,C3= Q0,K1 =1,C1= Q0,J1 =Q3,J2=,K3=1,Q3,0 1 1 1 1 1 1 1,0 1 1 1 1 1 1 1,0 1 1 1 1 1 1 1,0 1 1 1 1 1 1 1,0 1 1 1 1 1 1 1,1 1 1 1 1 1 1

26、1,1 1 1 1 1 1 1 1,0 1 1 1 0 1 1 1,0 1 1 1 0 1 1 1,0 1 1 1 1 1 1 1,8421异步十进制计数器,计数状态,2. CT74LS290的应用,异步五进制计数器,工作波形,21.3.3 N进制计数器,当满足一定的条件时，利用计数器的复位端强迫计数器清零，重新开始新一轮计数。 利用反馈置“0”法可用已有的计数器得出小于原进制的计数器。 例：用一片CT74LS290可构成十进制计数器，如将十进制计数器适当改接，利用其清零端进行反馈清零，则可得出十以内的任意进制计数器。,1、反馈置“0”法：,用一片CT74LS290构成十以内的任意进制计数器,

27、例：六进制计数器,例：六进制计数器,当状态 0110（6）出现时，将 Q2=1，Q1=1 送到复位端 R01和R02，使计数器立即清零。状态 0110仅瞬间存在。,CT74LS290为异步 清零的计数器,反馈置“0”实现方法:,六进制计数器,S92,S91,Q3,Q0,Q2,Q1,R01,R02,C1,C0,计数脉冲,计数器清零,七进制计数器,当出现 0110（6）时，应立即使计数器清零，重新开始新一轮计数。,当出现 0111(7)时，计数器立即清零，重新开始新一轮计数。,计数器清零,二片CT74LS290可构成100以内的计数器,例：二十四进制计数器,0010(2),0100(4),十位,个

28、位,两位十进制计数器（100进制）,有两个二-五-十进制计数器， 高电平清零,十位 0100(4),个位 0110(6),计数脉冲,十位,个位,两位十进制计数器（100进制）,例：用一片TC74LS390构成四十六进制计数器,74LS160功能表,1 1 0 保 持,1 1 1 1 计 数,0 0000,同步二进制计数器,输 入 输 出,1 1 0 保 持,2、置数法,例：用一片74LS160构成七进制、六进制计数器,A0,74LS160,Q2,Q1,CP,Q0,Q3,A1,A2,A3,计数脉冲,LD,+5V,EP,RD,ET,&,74LS160 集成计数器的应用举例反馈法构成模6计数器的四种

29、方法,例1：反馈置0法,000000010010001101000101,由此可见，N进制计数器可以利用在（N-1）时将 变为 0 的方法构成，这种方法称为反馈置0法。,0 1 2 3 4 5,例2：直接清0法,当计数器计到6 时（状态6出现时间极短），Q2和Q1均为1，使 为0，计数器立即被强迫回到0状态，开始新的循环。,例3：反馈预置法,010001010110011110001001,例4：反馈预置法例二,001101000101011001111000,CP_ 减法脉冲输入端,CP+ 加法脉冲输入端,LD 置数端,CO 进位端,BO 借位端,RD 清零端,CT74LS192外引线排列图

30、,1,16,8,9,UCC,Q2,CP+,Q1,Q0,Q3,地,D1,LD,BO,RD,CO,CP-,CT74LS192,D0,D2,D3,十进制同步加 / 减计数器,CT74LS192功能表,0 0 d3d2d1d0 d3d2d1d0,0 1 1 减 计 数,0 1 1 1 保 持,0 1 1 加 计 数,1 清 零,RD LD CP+ CP- A0A3 Q0Q3,十进制同步加 / 减计数器,例：用一片CT74LS192构成五进制计数器,VCC,000000010010001101000101RD,VCC,利用已有的集成计数器构成任意进制计数器的方法 通常有三种:,（1）直接选用已有的计数器

31、。 例如，欲构成十进制计数器，可直接选用十进制异步计数器74LS92。,（2）用两个模小的计数器串接 可以构成模为两者之积的计数器。例如，用模6和模10计数器串接起来，可以构成模60计数器。,（3）利用反馈法改变原有计数长度 这种方法是，当计数器计数到某一数值时，由电路产生的置位脉冲或复位脉冲，加到计数器预置数控制端或各个触发器清零端，使计数器恢复到起始状态，从而达到改变计数器模的目的。,异步计数器一般没有专门的进位信号输出端，通常可以用本级的高位输出信号驱动下一级计数器计数，即采用串行进位方式来扩展容量。,100进制计数器,例5：用74LS90构成N进制计数器,60进制计数器,64进制计数器

32、,设电路的初始状态为Q0Q1Q2=000 ，试画出前8个时钟脉冲C作用期间Q0、Q1、Q2的波形。,电路的状态表：,电路的波形图：,例6：,计数器,二进制计数器,十进制计数器,N进制计数器,加法计数器,同步计数器,异步计数器,减法计数器,可逆计数器,加法计数器,减法计数器,可逆计数器,二进制计数器,十进制计数器,N进制计数器,计数器小结,由74LS194构成的能自启动的4位环形计数器,波形图,电路中由两个与非门构成单脉冲发生器，计数器74LS161对其产生的脉冲进行计数，计数结果送入字符译码器并驱动数码管，使之显示单脉冲发生器产生的脉冲个数。,双稳态触发器：有两个稳定状态；从一个稳定状态翻转为

33、另一个稳定状态必须靠信号脉冲触发，脉冲消失后，稳定状态能一直保持下去。,单稳态触发器：有一个稳定状态；在信号未加之前，触发器处于稳定状态，经信号触发后，触发器翻转，但新的状态只能暂时保持（暂稳状态），经过一定时间（由电路参数决定）后自动翻转到原来的稳定状态。,单稳态触发器的用途：,1、定时产生一定宽度的矩形波；,2、整形把不规则的波形变成幅度和宽度都相等的脉冲；,3、延时将输入信号延迟一定时间后输出。,21.5 由555集成定时器及应用,VA,VB,输出端,电压控制端,高电平触发端,低电平触发端,放电端,复位端,UCC,分压器,比较器,R-S触发器,放电管,地,21.5.1 555定时器,比较

34、结果,1/3 UCC,不允许,2/3 UCC,综上所述，555功能表为：,555定时器实物,21.5.2 定时器电路的应用,单稳态触发器只有一个稳定状态。在未加触发脉冲前，电路处于稳定状态；在触发脉冲作用下，电路由稳定状态翻转为暂稳定状态，停留一段时间后，电路又自动返回稳定状态。,暂稳定状态的长短，取决于电路的参数，与触发脉冲无关。,1. 由555定时器组成的单稳态触发器,单稳态触发器一般用做定时、整形及延时。,1. 由555定时器组成的单稳态触发器,(地),接通电源,2/3 UCC,0,1,1,Q=0,导通,1,稳定状态,1. 由555定时器组成的单稳态触发器,(地),Q=1,截止,暂稳状态

35、,0, 1/3 UCC,0,1. 由555定时器组成的单稳态触发器,(地),2/3 UCC,Q=1,0,1,稳定状态,R,T导通，C通过T放电,uC 0,接通电源,上升到2/3 UCC,因此暂稳态的长短 取决于RC时间常数,R,555单稳电路波形图,555单稳电路波形图,555单稳电路波形图,555单稳电路波形图,555单稳电路波形图,tw,输出脉冲宽度：,例1：单稳态触发器构成定时检测,例2：单稳态触发器构成短时用照明灯,若S未按下, 则 ui = 1,若S按下, 则 ui = 0,2、 多谐振荡器,多谐振荡器是一种常用的脉冲信号产生电路。,工作特性：, 无稳态，具有两个暂稳态； 自激振荡器

36、在接通电源后，不需外加触发信号，便能自动产生矩形脉冲； 矩形波中除基波外，还含有丰富的高次谐波故称为多谐振荡器。,自动触发,自动返回,2. 由555定时器组成的多谐振荡器,接通电源,通电前 uC=0,1,2/3 UCC,C充电,C放电,1,1/3 UCC,接通电源,C充电,C放电,uc,uo,tp1,tp2,1.上电初期,给电容充电,2.电容充电使电压uc上升 到 大于 时，比较器1 输出低电平，使定时器输 出低电平。放电管导通， 电容放电使电压uc下降。,3. 当电压下降到 时，比较器2输出低电平使触发器又 输出高电平，放电管截止，电容电压重新因充电而重新 上升。重复步骤1。,t,t,二、振

37、荡频率的估算和占空比可调电路,1. C 充电时间 tw1,uC（0+） = VCC / 3,uC（） = VCC,充电时间常数,1= （R1+R2）C,2. C 放电时间 tw2,可求得:,放电时间常数,2 = R2C,（一） 振荡频率的估算,3. 振荡频率 f,tw1= 0.7 (R1+R2) C,tw2 = 0.7R2C,T = 0.7（R1+2R2）C,振荡周期：,振荡频率：,占空比：,（二） 占空比可调电路,占空比,21.5.3多谐振荡器应用举例,例1、用555定时器构成施密特触发器,反向输出施密特触发器,1.电路结构和逻辑符号,施密特触发器是又一种常用的脉冲信号整形电路。,工作特性：

38、 具有两个稳态； 属于电平触发，缓慢变化的信号也可以作为输入信号，当输入信号达到某一特定值时，输出电平就发生突变； 输入信号从低电平上升时，电路状态转换时对应的输入电平，与输入信号从高电平下降时对应的输入转换电平不同。,电压传输特性,输入信号上升时对应的转换电平U+ ，称为正向阈值电压； 输入信号下降时对应的转换电平U ，称为负向阈值电压； 差值UU+U-，称为回差电压。,综之： 当5脚不接控制电压时， 当5脚接控制电压UCO时，比较电压变为UCO和（1/2）UCO，,2.工作原理,(1)上升过程： 时，uO1； 时，uO保持不变； 时，输出翻转uO0。,(2)下降过程： 时，uO0； 时，uO保持不变； 时，输出翻转uO1。,5脚经过0.01F电容接地，则 ， 。,二、施密特触发器的应用,1.波形变换,施密特触发器可以将边沿变化缓慢的周期性信号变换成边沿陡峭的矩形脉冲信号。,2.波形整形,施密特触发器可以将不规则的波形整形为矩形波。若适当增大回差电压，可提高电路的抗干扰能力。回差电压是由5脚接入的控制电压UCO来控制的。,从一系列幅度不同的脉冲信号中选出幅度大于正向阈值电压U+的输入脉冲