JESD204协议规范-正文-中文版翻译

4.7设备时钟（deviceclock）器件时钟（deviceclock）是JESD204B系统中每个单元的时序参考。每个发送器和接收器设备必须从时钟发生器电路接收其设备时钟，该时钟发生器电路为源时钟，从一个共同源产生所有设备时钟。设备时钟信号可以具有与帧或多帧的不同周期，并且设备负责从设备时钟周期生成帧时钟周期和/或多帧时钟周期。器件时钟，帧时钟和多帧时钟频率之间允许的频率关系取决于JESD204B子类，如下所示：•子类0：由设备实现者指定。

•子类1：多帧周期应为设备时钟周期的整数倍。

•子类2：多帧周期应为设备时钟周期的整数倍。另外，TX设备时钟周期应为RX设备时钟周期的整数倍，或者RX设备时钟周期应为TX设备时钟周期的整数倍。4.8帧时钟和本地多帧时钟（flameclockandlocalmultiflameclock）帧时钟域形成应用层和JESD204链路层之间的接口。对于数据以多帧排列的链路（对于支持确定性延迟的链路和/或具有多个通道的链路是强制的），多帧与这些设备中的（本地）多帧时钟（LMFC）的边沿对齐。每个发送器和接收器设备必须接收一个单独的设备时钟信号，从中可以导出帧和多帧周期。设备时钟可以以帧或多帧时钟的频率提供。一个帧或多帧时钟不是直接提供给设备时钟输入，而是在设备内派生出来的，称为“本地”时钟。如果多帧时钟是在一个设备中派生出来的，那么子类1设备的LMFC相位由采样SYSREF输入决定，子类2设备的LMFC相位SYNC~的上升沿决定。帧和多帧时钟应符合以下要求：•所有发送器和接收器设备的帧周期必须相同。•所有发送器和接收器设备的多帧周期必须相同。•JESD204系统中的所有帧时钟和多帧时钟必须从一个相同源时钟派生。•在每个设备中，帧时钟和LMFC必须相位对齐。•帧时钟和LMFC的相位应由检测到SYSREF信号处于激活状态的设备时钟边沿决定（对于第1子类设备）。•帧时钟的相位应在检测到同步解除后由“调整时钟”边缘决定。（适用于第2子类设备）•设备可以选择允许以细粒度增量调整LMFC（和帧时钟）相位对准。这是为了在一个系统中的所有设备中提供完全对齐LMFC的灵活性。4.9SYNC接口SYNC接口用作从接收器到发送器的对时序要求严格的返回路径。它应与接收设备的内部帧时钟同步。如果需要在SYNC接口上进行信息传递（子类0和子类2操作所需）的特定要求，烈建议与Tx帧时钟保持同步。SYNC接口只包含一个信号，由SYNC~表示。波形符号表示信号为低电平有效。在差分接口的情况下，信号的真实部分是低电平有效。图11显示了与SYNC~信号相关的关键时序规范，SYNC~信号对于需要向后兼容JESD204A的子类0和子类2确定性延迟设备都是必需的。4.通道间设备同步接口（Lane-to-laneinter-devicesynchronizationinterface）对于不支持确定性等待时间的设备（即，子类0），不同接收器设备（DAC）之间的同步将需要单独的接口来同步用于通道对齐的本地时序参考。该接口期望能与帧时钟同步。建议该接口使用与设备时钟接口相同的电气特性。设备用户无需为通道间设备同步接口生成单独的时钟信号。对于支持确定性延迟的设备，不需要这个单独的设备间同步接口。4.11SYSREF信号在子类1确定性延迟系统中，SYSREF信号被分发到系统中的所有设备,目的是识别设备时钟边沿，该边沿用于对齐内部LMFC和帧时钟的相位。由于LMFC和帧时钟通常与字符时钟对齐，因此在调整LMFC和帧时钟时，可能需要同时调整字符时钟的相位。SYSREF可以是周期性，单次触发（选通脉冲型）或“间隙”周期性信号。它是一个由设备时钟采样的高电平有效信号。设备必须能够支持在设备时钟上升沿时采样SYSREF，但也可以选择允许在设备时钟下降沿采样SYSREF。对于周期性或“间隙”周期性SYSREF信号，周期应为LMFC周期的整数倍。设备内的LMFC和帧时钟应与设备时钟采样边沿相位对齐，采样SYSREF值在该边缘从0->1转换。系统中的所有设备都不必生成相同的SYSREF信号。但是，要求以SYSREF能被系统中所有设备有效采样的确定关系的方式产生到所有设备的SYSREF信号。下图13所示为说明这一概念（使用设备时钟上升沿对SYSREF进行采样）并显示同步采样两个设备上有效SYSREF信号的时序图。JESD204B链路上的延迟不确定性是由系统内Tx和Rx设备中的LMFCs相位对齐的不确定性造成的。最小化延迟不确定性依赖于TX和RX中以由在同一时刻发生的事件来控制的帧时钟和LMFC的生成。对于子类1设备，此时刻对应于检测到SYSREF信号由0->1转换的设备时钟周期。因此，建议系统实施者遵循这些准则，以尽量减少Tx和RxLMFCs之间的相位对齐偏移。必须最小化系统中设备时钟输入之间的偏差。必须在系统内分发SYSREF（与设备时钟源同步），以便在设备接收器上实现最大的建立/保持一致性。理想情况下，SYSREF应具有相对于器件时钟的时序关系，如图14所示。但是，对于非常高速的器件时钟，可能无法满足SYSREF建立/保持时间要求。通过控制SYSREF信号的相位相对于对其进行采样的器件的建立/保持时间要求，可以最小化JESD204B链路上的延迟不确定性。通过控制设备相对采样的建立/保持时间要求的SYSREF信号相位，可以最大限度地减少通过JESD204B链路产生的延迟不确定性。强烈建议对SYSREF和设备时钟使用相同类型的信号类型，以保持精确的时序关系。图14显示了与SYSREF~信号相关的关键时序规范。此处未规定这些参数的值，但发送器和接收器设备规范应规定这些值。tSU_S(min)andtH_S(min):SYSREF的建立和保持时间，与器件SYSREF引脚的器件时钟有关。Sublcass1发送器和接收器设备必须指定这些参数。传输层传输层将转换样本映射到非加扰八位字节。JESD204为此映射提供了几个选项：•单个转换器到单通道链路•同一设备中的多个转换器连接到单通道链路•单个转换器到多通道链路•同一设备中的多个转换器连接到多通道链路此外，可以在多点链路上组合多个转换器设备的接口。但是，这不是一个特殊的映射情况。传输层映射仅适用于单个转换器设备的样本，即通过单个链路传输。一组样本和/或部分样本被分组到F个八位字节框架中。在许多应用中，帧时钟将具有与采样时钟相同的频率。但是，JESD204允许每个帧周期内每个转换器传输多次采样数据。每个转换器在每一个帧周期内的采样次数S必须始终为整数。这对于最小化SERDES电路和敏感模拟部件之间的串扰是必要的。每次采样作为一组N'位传输，由N个数据位，可选控制位CS和可选尾位T组成。帧结束时可能需要额外的尾位（tailbits）来将每个帧周期每个通道的整个八位字节数填满。5.1.2单通道数据映射5.1.2.1无过采样的用户数据映射没有过采样的映射是参照图17指定的。一个设备包含M个转换器，每个转换器每次采样产生n个数据位。图片中所有项目的编号方案从0开始。在示例中，最左边的位是最高有效位（msb），最右边的位是最低有效位（lsb）。以下步骤描述了将样本映射到八位字节的过程：将采样数据映射到线性轴，从转换器0开始，然后是转换器1等，直到所有采样数据都完成映射；将采样数据映射到words。当采样数据不包含控制位时，这些words的个数与采样数据相同。当特定于样本的控制位可用时，有两个选项：转换words是在每个转换采样数据的LSB后附加相关的控制位而形成的。转换words与相应的采样数据相同。控制位被分组为单独的控制字，该控制字附加在采样数据之后，控制字的第一个比特对应于转换器0的控制位，控制字中的下一个比特对应于转换器1的控制位，以此类推。如果CF是帧中控制字的数量，对于单通道映射CF=0或CF=1，则每帧周期发送的words总数因此是M+CF。通过添加tailbits对不是4bit整数倍的words进行扩展到最小可能组成的半字节组（半个八比特组），扩展在图17中用“NG”表示。此步骤是可选的，在最高线路效率优先于映射中更容易重新配置的情况下可以忽略。因此，转换words可以通过添加控制位和/或tailbits扩展到N'≥N比特的长度，其中N'是4的整数倍。注意，对于CF=0，控制位被认为是数据字的一部分，数据和控制位之间不会有tailbits，但在控制位之后可能需要一个或多个tailbit。对于CF=1，数据和控制位是不同的字，并且在每次采样的数据位之后可能需要一个或多个tailbit。如有必要，添加tailbits使最后一步映射之后的总位数为8的整数倍。将前一步骤中获得的序列重新分组为F个八位字节。如果需要填充一个半字节组，在每个采样数据的末尾插入尾位。在这个例子中，新的映射方法每帧需要一个额外的八位字节。CF=0，半字拓展，单通道的4×12位转换器＋控制位+tailbits，没有控制字。CF=1，4×12位转换器，将控制位分组成一个控制字，可以减少尾位的数量，并使得转换帧变得更短。5.1.2.2过采样的数据映射过采样映射类似于无过采样的映射。在映射下一个转换器的数据之前，每个转换器将进行S次采样而不只是一次。CF=1，4×12位转换器两次过采样的映射+控制字，一个转换器一次采样添加一个控制位，刚好组成1个八字节，无需添加tailbits。5.1.3多通道数据映射对于由L通道组成的链路，映射方法与单通道相同，然而，在最后一步中，会得到了一排L*F个八位字节组。第一个F八位字节通过第0通道传输，下一个F八位字节通过第1通道传输，以此类推，最后一个F八位字节通过第L-1通道传输。相比单通道数据映射，多通道映射需要注意下列参数：参数HD控制是否将一次采样数据划分到多个通道。在低密度模式（HD=0）中，如果需要，通过在组中的最后一个完整半字节组（NG）之后添加更多尾位（T），可以避免一组F八位字节末尾的一部分转换字。在高密度模式（HD=1）中，转换字可能在通道边界处断开。参数CF，每个链路每一帧周期的控制字总数，控制哪些通道将携带控制字的。CF=0表示不使用控制字。其他允许的值可以是和通道数L或转换器个数M的比值。L通道分为L/CF个通道，每个通道传输M/CF转换器的采样。在这些采样数据之后会插入一个控制字，每bit是这些采样的控制位。如果控制字适合单通道，则不允许在通道边界上被断开。图23显示了一个16×11位转换器的映射，每次采样有两个控制位，不使用控制字。注意，控制位将每个11位采样数据扩展到一个13位字，通过尾位进一步扩展到四个半字节（16bit）。在一个帧周期内，总共必须传输32个八位字节，例如，每帧使用8个通道传输，每个通道传输4个八位字节。图24显示了如何通过将所有控制位分组为一个控制字在最后一个通道上传输，将每个帧周期要传输的八位字节总数减少到28。这样就可以节省一条通道。但是，如果只有一小部分转换器处于激活有效状态，则可能无法节省需要通道数量。例如，只传输转换器2的数据，在图23的映射中激活通道1就足够了，而通道0、1和6必须在图24的映射中激活。图25显示了使用两个控制字时同一转换器的映射。此配置中不保存任何八位字节。第3道上有空间可以传输额外采样数据，但是这在每组中要求传输等量转换器的数据时是禁止的。5.1.4尾位（tailbit）尾位（T）是为未加扰帧指定的，如果加扰器被使能启用，尾位与数据位一起通过加扰器馈送（见第5.2款）。为了避免尾位阻止或显著减少帧同步符号的生成，尾位应符合以下要求之一：•从帧到帧的尾位序列相同，或•序列由基于至少一个多项式的伪随机发生器生成。应该注意的是，如果不使用加扰，恒定尾位可能会导致虚假谱线。5.1.5空闲模式5.1.5.1空闲模式是指连接到同一链路的一个或多个转换器处于非激活状态，但接口保持激活状态且帧结构不变的状态。在每个链路有多个转换器的系统中，转换器可能与其他转换器共享其部分所有八位字节。因此，非激活的转换器不能标记在数据链路层上，例如，通过8B10B代码中的控制符号。相反，可以使用特定于采样点的控制位来实现这一目的。也可以通过控制接口传递非激活转换器的信息（见4.13）。5.1.5.2虚拟样本非活动转换器的样本由虚拟样本替换。虚拟样本没有其他要求，它们不会阻止对齐字符的生成（见5.3.3.4），无论是否启用加扰（见5.2）。虚拟样本可以在应用层中生成，在应用层中可能不知道虚拟样本中的哪些位将映射到帧的最后一个八位字节。因此，为了避免可能干扰对齐字符的生成，建议所有虚拟位符合与尾位相同的要求（见5.1.4）。伪随机位是一个很好的选择，因为当禁用加扰时，它们将避免传输频谱中的峰值。另一种选择是用传输层测试序列替换非活动转换器的样本（见5.1.6）。但是，如果控制位作为测试序列的一部分进行切换，则标记非激活转换器的可能控制位应在整个测试序列中保持恒定。5.1.6测试模式5.1.6.1传输层测试模式是这样一种状态，即来自或连接到同一链路的所有转换器的数据样本被预先确定的测试样本替换。如果用户数据包含控制位，则用测试控制位替换控制位。测试样本和控制位根据当前用户数据格式映射，如果启用加扰，则加扰。通过控制接口将JESD204设备置于测试模式，见4.13。注：测试样本的生成和检测在应用层中进行。JESD204链路本身不需要为了传输层测试的特殊模式。JESD204规定了具有多帧周期性的长传输层测试模式，以及具有单帧周期性的短传输层测试模式。使用其他测试模式是可选的。一般来说，运输层测试测试样本应符合下列要求：•测试样本和可能的控制位的模式应重复。周期应为最短一帧周期的整数帧周期。•模式应使接收器能够找到模式的连续周期之间的边界。......5.2加扰虽然不强制启用加扰，但JESD204TX和RX设备应支持加扰八位字节数据，如下所示。每通道具有1个加扰器和除扰器。从功能上讲，它们位于传输层和链路层之间，如图27所示。为链路启用加扰/解扰包括激活属于链路的每个通道上的各个扰码器/解扰器。不允许只运行在链路中的某些通道包含加扰数据的混合模式。加扰的主要目的是避免当相同八位字节数据在帧与帧之间重复时将产生的频谱峰值，光谱峰会导致敏感应用中的电磁兼容性或干扰问题。通过混叠，它们也会在数据转换器中引起与代码相关的直流偏移。加扰的另一个优点是它使频谱数据独立，从而使可能的频率选择效应对电气接口不会引起与数据相关的误差。然而，转换器中的所有数字操作（包括加扰）都会产生一定量的开关噪声，因此可能存在禁用加扰的应用。5.1.2.1加扰多项式扰码多项式应为该多项式的周期足够长（32,767位）以满足敏感无线电应用的频谱要求，同时允许解扰器在两个八位字节中自同步。5.1.2.2加扰器位顺序加扰器和解扰器通过逐帧处理发送/接收的数据的串行实现来定义。如图28所示，首先移动帧的最左边的位。5.2.3扰频器类型扰频器应为自同步类型。串行实现和并行实现的公式如图29所示。5.2.4和图30中定义了一个可选的加扰器。扰频器和解扰器的并行实现示例如附录D所示。5.2.4早期同步选项如果使用，将在用户数据开始时启用加扰。根据图29实现的加扰器将在代码组同步（CGS）和初始通道对齐序列（ILAS）传输期间被旁路。启用加扰器后，必须先接收两个八位字节，然后才能在加扰器和解扰器中的状态寄存器进行同步，并且解扰器开始生成正确的数据。为了避免在启动时丢失用户数据，可以实现一个可选的加扰器，其中未加扰的八位字节也通过状态寄存器。在加扰和非加扰操作之间的选择是使用加扰逻辑的使能信号进行的。在接收器处，解扰器输入始终可以连接到8B/10B解码器输出，而解扰器输出端可以输出原始数据或解扰数据。改进型加扰器的串行实现和并行实现方程如图30所示。备选加扰器的并行实现示例如图D.3所示。5.2.5初始状态当输入数据是初始状态的重复副本时，5.2.3和5.2.4中描述的加扰器以及许多其他常用的自同步加扰器将产生重复输出。这样的重复输出会导致频谱域出现峰值，从而导致电磁干扰（EMI）。为了尽量减少重复输出的发生，加扰器必须被初始化为一种在传输层产生不可能连续重复的八位字节数据的状态。对于具有最高索引的八个存储元件，推荐的初始状态为“1”，对于剩余的七个存储元件，推荐的初始状态为“0”。解扰器中不需要预设，因为它是自我同步的。在5.2.4中定义的替代加扰器中，也不需要预置，因为加扰开始时的初始状态将由最后两个未加扰的八位字节确定。5.2.6加扰禁用在某些应用中，加扰的缺点超过了好处。在这种情况下，转换器制造商可以自行决定提供禁用（解）扰码器的方法。因此，逻辑设备应具有禁用（解）加扰的选项。5.3数据链路层5.3.18B/10B编码8b/10b编码用于在传输前对数据进行编码。8b/10b编码在工业上得到了广泛的应用，并证明了其鲁棒性。8b/10b代码具有以下特性：•足够的位转换密度（每10位符号3到8个转换），以允许接收器恢复时钟。•使用的控制符号：•为了建立10位符号边界的接收器同步，•标记帧或其他数据序列的开始和结束，以及•实现串行通道之间的对齐。•平衡（可采用交流耦合）。•检测单个位错误。有关8b/10b编码和解码的完整说明，请参阅参考1第36.2条。5.3.2传输顺序帧内容从左到右进行处理，即从MSB到LSB。串行化后，首先传输8b/10b代码组的最左边的位，即位“a”（参考1，第36.2.4条）。5.3.3链路操作5.3.3.1代码组同步（CGS）代码组同步（CGS）通过以下过程实现。虽然针对多个接收器和发射器进行了描述，但相同的过程适用于单个接收器和发射器：•接收方通过同步接口发出同步请求。•发射器发出/K/=/K28.5/符号流。•接收器同步，然后等待至少四个连续/K/符号的正确接收。•接收器根据7.1中概述的指导停用同步请求。该过程的后续步骤取决于发送器设备的确定性延迟子类。对于子类1和2发送器：•一旦检测到所有接收器已停止其同步请求，发射器将继续发射/K/符号，直到下一个LMFC边界。（默认操作应该是使用下一个LMFC边界，但设备可以可编程选择允许使用稍后的LMFC边界）。•在所选LMFC边界之后的第一帧上，发射器发出初始通道对齐序列（ILAS）。'SYNC'转换表示RX产生的SYNC~信号中的状态变化。“DATA”转换表示TX生成的数据中的状态变化。5.3.3.2SYNC~信号组合在多通道情况下，属于同一链路的所有接收器的同步请求被合并为一个信号，并同时向发送器设备发送。在多点链路上，允许（但不是强制）组合各个链路的同步请求。多点链路中的同步信号组合选项概述如下：•在接收器逻辑器件内部，来自逻辑器件中每个链路的SYNC~信号应组合并分配给所有ADC，或作为单独的每个链路SYNC~信号分配给每个ADC。•在发送逻辑器件内部，来自所有DAC器件的SYNC~信号可以首先被解码，然后在发送逻辑器件中组合，或者作为单独的每个链路SYNC~信号处理。图33提供了SYNC~信号组合的示例，图34提供了非组合SYNC~信号的示例。当使用SYNC~信号组合时，只要单个接收器请求代码组同步，连接到多点链路的所有发送器都将发送/K28.5/字符。不使用同步~信号组合时，只会影响请求代码组同步的特定链路。对于多点链路，如果未实现确定性延迟（即JESD204A和子类0应用），则必须使用SYNC~信号组合来确保发送器生成ILA在所有链路上正确对齐。5.3.3.3初始化帧同步在链路启动时，通过以下方式实现帧同步：•在代码组同步（CGS）期间，发送器始终发送/K28.5/字符的完整帧。•代码组同步（CGS）后，接收器假定第一个非/k28.5/符号标记为帧的开始。如果发送器发出初始通道对齐序列（ILAS）（见5.3.3.5），第一个非/k28.5/符号将始终为/k28.0/。•接收器假定每一个F八位字节开始一个新帧。5.3.3.4帧对齐监视和校正5.3.3.4.1对齐字符通过对齐字符监视帧对齐，对齐字符由发送器在帧结束时的某些条件下嵌入。在检查到它们的接收不太可能是由于通道上的位错误引起时，接收器将其帧重新同步到对齐字符。通常，重新同步将需要在相同的意外位置重复接收有效的对齐字符，然而，如果帧对齐的丢失可能是最近的通道重新排列的结果（这可能发生在一些接收器实现中，例如，在初始通道对齐期间，见5.3.3.4.4），则无需在同一个位置等待重复对齐字符。对齐字符应为帧对齐字符/F/=/K28.7/，但是，如果通道的两侧都支持通道同步，则应在多帧的最后一帧中使用通道对齐字符/A/=/K28.3/。多帧在5.3.3.5中定义，注意，/F/=0xFC和/A/=0x7C。字符替换取决于是启用还是禁用加扰以及是否支持通道同步。除NMCDA-SL外，所有设备类都需要进行通道同步（参见第9节）。5.3.3.4.2无加扰的字符替换如果通道两侧支持通道同步，则在传输层（见5.1）数据传输期间，发送器和接收器中的字符替换应如下：•当当前帧中的最后一个八位字节与多帧末尾不一致时，等于前一帧中的最后一个八位字节时，发送器应替换当前的最后一个八位字节，并将其编码为控制字符/F/=/k28.7/。但是，如果在前一帧中已经传输了一个对齐字符，则应对原始八位字节进行编码。•当多帧结束时当前帧中的最后一个八位字节等于前一帧中的最后一个八位字节时，发送器应替换当前的最后一个八位字节并将其编码为控制字符/A/=/K28.3/，即使控制字符已在前一帧中传输。•接收到/F/或/A/符号后，接收器应将其替换为在前一帧中相同位置解码或使用的八位字节值。如果通道的至少一侧不支持通道同步（即，对于NMCDA-SL类设备，请参见第9节），在传输层（见5.1）传输数据期间，发送器和接收器中的字符替换应为如下：•当前帧中的最后一个八位字节等于前一帧中的最后一个八位字节时，发送器应使用/K28.7/替换当前的最后一个八位字节。但是，如果在前一帧中已经发送了/K28.7/符号，则应发送实际的八位字节。•收到/K28.7/符号后，接收器应将其替换为前一帧中相同位置解码的数据八位字节的值。注：“帧或多帧中的最后一个八位字节”表示在给定通道上传输的帧或多帧中的最后一个八位字节，因此每个通道中的字符替换功能是独立的。5.3.3.4.3加扰的字符替换如果通道的两侧都支持通道同步，则在传输层（见5.1）传输数据期间，发送器和接收器中的字符替换应如下：•当帧中的最后一个加扰八位字节等于0xFC但不在多帧的末尾时，发送器应将其编码为控制字符/F/。•当多帧中的最后一个加扰八位字节等于0x7C时，发送器应将其编码为控制字符/A/。•收到/F/或/A/符号后，接收器应将相应的数据八位字节0xFC或0x7C输入到解扰器。如果通道的至少一侧不支持通道同步（即，对于NMCDA-SL类设备，请参见第9节），在传输层（见5.1）传输数据期间，发送器和接收器中的字符替换应为如下：•当前帧中最后一个加扰的八位位组等于D28.7时，发送器应将其替换为/K28.7/•收到/K28.7/符号后，接收器应将D28.7输入解扰器。注：“帧或多帧中的最后一个八位字节”表示在给定通道上传输的帧或多帧中的最后一个八位字节，因此每个通道中的字符替换功能是独立的。5.3.3.4.4RX中的帧对齐校正启用后，校准校正应按以下方式进行：•如果在相同位置检测到两个连续的有效对齐字符，而不是假设的帧结束，而没有在两个对齐字符之间的预期位置接收（有效或无效）对齐字符，则接收器将帧重新对齐到接收到的对齐字符的位置。•但是，在可能导致帧对齐错误的通道重新对齐之后，接收器将其帧重新对齐到第一个接收的有效对齐字符，见注1。•接收方应有一个选项来禁用此列表中前面项目中描述的重新同步，因为没有加扰，某些类型的周期性数据可能无法生成用于可靠检测帧错位的对齐字符，禁用重新同步过程的另一个原因可能是帧重新对齐可能导致通道对齐或延迟错误的实现，见注3。注1：如果在通道对齐后在单独的缓冲区中进行帧对齐，则由通道缓冲区中的非整数帧重新对齐需要在帧缓冲区中进行额外的重新对齐，以避免帧边界的移动。注2：如果在通道对齐后在单独的缓冲区中执行帧对齐，则通道和帧在通道对齐缓冲区的输出处相互对齐。因此，单独的帧对齐缓冲器的调整范围应足够小，以确保在帧对齐缓冲器的输出处保持通道对齐。注3：如果使用相同的灵活缓冲区进行通道和帧对齐，则通道重新对齐将保证正确的帧对齐，因为通道对齐字符可以兼作帧对齐字符。然而，帧重新对齐可能导致不正确的通道对齐或链路延迟，因为在缓冲器的调整范围内可能存在多个帧重新对齐位置。注4当启用加扰时，平均256个帧中的一个将以对齐字符结束。在没有加扰的情况下，对齐字符的频率取决于采样数据和样本到帧的映射。大多数实际信号将映射到帧结尾处的随机或准随机八位字节，并生成频率约为每256帧一个的对齐字符。然而，对于某些初始相位值，具有与采样时钟的谐波频率关系的无噪声周期信号可能根本不产生对准字符。通常，这个问题可以通过信号上的少量随机噪声来纠正。然而，可能存在这样的单一情况，即在非加扰模式下不能可靠地执行对准监视。5.3.3.4.5初始通道同步在用户有效载荷数据开始之前执行初始通道同步。初始通道同步程序遵循其他标准的原则，例如XAUI标准，参考文献，6，第48.2条。在明确定义的时间点，所有发送器都发出专用的通道对齐字符/A/=/K28.3/。由于不同的通道延迟，接收器可以在不同时间接收这些对准字符。通过接收/A/，每个接收器将后续数据存储在缓冲存储器中并向其他接收器指示标志（“ready”），指示缓冲器已包含有效的对齐起始点。当所有接收器都获取了它们的“对齐接收”标志时，它们开始在同一时间点将接收的数据传播到后续的数据处理逻辑/功能，其中同步是基于公共信号的（“start”）。对于支持确定性延迟的JESD204B设备，该“start”信号在6.1中定义。本规范还允许在主接收器中接收到对齐字符后的指定时间执行此对齐过程，如果其他接收器无法同时在自己的缓冲区中找到对齐字符，则会发出错误信号。通过初始通道对齐序列（ILAS）实现初始通道同步，这个同步操作是在代码组同步（CGS）之后立即开始的。初始通道对齐序列（ILAS）永远不会被加扰，由ADC发送的初始通道对齐序列（ILAS）恰好由4个多帧组成，子类1和2DAC所需的初始通道对齐序列（ILAS）也恰好由4个多帧组成。具有多个子类0DAC设备的配置可能需要额外的多帧来实现通道对齐。因此，在逻辑器件中，初始通道对齐序列（ILAS）的长度应该可编程为4到至少256个多帧。多帧被定义为一组K个连续帧，其中K在1到32之间，并且每个多帧的八位字节数在17到1024之间：ceil(17/F)≤K≤min(32,floor(1024/F))每个多帧以/R/=/K28.0/开头，以/A/结尾。/R/是用于对接收器指示多帧是初始通道对齐序列的一部分。/A/标记多帧的结束，用于通道和帧同步。第二个多帧从第三个符号开始应包含有关从发送器到接收器的JESD204链路的配置信息，第二个符号中的固定字符/K28.4/是对接收器的额外确认，即配置数据将开始。初始通道对齐序列（ILAS）的内容在8.2和8.3中作了进一步规定。5.3.3.6通道对齐监测与校正在初始帧和通道对齐之后，紧接着就是对齐监视模式。通过/A/=/K28.3/字符监视通道对齐，这些字符由发送器在复帧结束时的某些条件下嵌入，在帧对齐监视下进一步指定插入，见5.3.3.4，通常情况下，并非所有通道都会同时传输/A/字符。但是，每个接收器可以根据本地定时参考分别检查字符/A/的到达，并进行必要的校准。当满足以下三个条件时，多通道模式下的每个接收器都可以从更高级别的应用程序层授权执行动态重新对齐：•可靠地检测到未对准，AND•找到了可靠的新对齐位置，AND•数据保留在对齐数据缓冲区中，可以重新对齐。重新对准的授权通过4.13中定义的控制接口授予接收器。通道的重新对准规则与帧相似（见5.3.3.4.4）•如果在同一位置检测到两个连续的有效/A/符号，而在两个/A/符号之间没有在多帧的假定结束端的预期位置接收到（有效或无效的）/A/符号，则接收器应将通道重新对准新接收的/A/符号的位置。•如果最近的帧重新对齐是最有可能导致通道对齐丢失的原因，则接收器将重新对齐其通道帧，使其位于第一个接收/A/符号的意外位置。见5.3.3.4.4。注1：只有当本地时序参考正确时，动态重新对准才能正确恢复车道延迟。如果由于本地时序参考相位变化而检测到通道错位，动态重新对准最终会将所有通道对准同一基准，但链路的延迟会改变。为了避免延迟变化的可能性，除了动态重新对齐之外，子类1和2接收器还可以通过SYSREF或SYNC~信号来启动LMFC重新对齐。所有子类的接收器也可以请求链路重新同步，作为动态重新对齐的替代方案。注2：如果使用单独的缓冲区进行通道和帧对齐，则通道重新对齐可能需要额外的帧重新对齐，请参见5.3.3.4.4。5.3.3.7链路重初始化在某些错误条件下，参见7.6.3，接收器可以通过响应同步请求来请求重新初始化链路。如果所有接收器都在同一设备内，则所有同步请求都可以对设备中的所有接收器可见。这样，设备内部同步请求可用于重新初始化设备中所有接收器中的帧和通道同步。另一种方法是通过发送器重置接收器。因为来自链路上的所有接收器和可选地多点链路上的同步请求被组合成同时呈现给所有发送器的单个SYNC~信号（见5.3.3.2），所有发送器将开始发送/K/=/K28.5/符号基于来自任何接收器的任何同步请求。另外，发送器可以通过将其状态机移动到SYNC状态并发出/K/符号流来请求重新初始化链路。属于MDCA设备类的接收器（见第9节）在接收到/K/符号流时，应返回初始帧和通道对齐状态，如图45所示（7.2）。为了保证足够长的/K/符号流，同步请求的最小持续时间在7.6.4中定义。6确定性延迟许多JESD204系统包含各种数据处理元素，这些元素分布在不同的时钟域中，并通过接口导致模糊的延迟。这些模糊不清导致从上电到上电或链接重建的链路上出现不可重复的延迟，JESD204B为此提供了两种可能的机制，定义为子类1和子类2操作。链路上的确定延迟定义为从TX设备上的并行帧数据输入到RX设备上的并行帧数据输出，均在帧时钟域内测量（参考图C.4和图C.7）。链路上的延迟应可编程为至少与帧时钟周期一样小的单位，并且从通电周期到通电周期以及跨链路再同步事件应该是可重复的，前提是辅助定时信号满足设备输入处的要求规范。在链路上实现确定性延迟涉及两个要求：在TX设备中，ILA（初始通道对齐）生成必须在“明确定义的时间点”在所有通道上同时启动（这也确保了在定义明确的时间点同时初始化所有通道上ILA之后的用户数据）。Tx设备中ILA生成（以及用户数据生成）的“明确定义的时间点”是检测到SYNC~上升沿后的第一个LMFC边界。虽然TX设备必须能够在检测到SYNC~上升沿后在第一个LMFC边界上生成ILA，但设备还可以支持可编程数量的附加LMFC边界，以便在启动ILA序列之前等待。在RX设备中，必须缓冲每个通道上的输入数据，以解决TXSERDES通道，物理通道和RXSERDES通道之间的偏差。必须在“明确定义的时间点”同时释放所有通道上RX缓冲器（即允许传播的数据）。RX缓冲器释放的“明确定义的时间点”是LMFC边界之后的可编程帧周期数，该可编程帧周期数称为Rx缓冲延迟（RBD）。有关要使用的LMFC边界的详细信息，请参阅本节中给出的示例。上面提到的ILA生成和RX缓冲区释放校准与Tx和Rx设备中的LMFC有关。因此，以最小不确定性实现确定性延迟依赖于尽可能紧密地在TX和RX设备中调整LMFC。为了实现确定性延迟协议的正确性能，系统实现者必须遵守以下要求：•多帧的长度必须大于任何链路上的最大可能延迟。（链接延迟在下面的示例中定义）•RBDxTf（帧周期）的值必须大于任何链路上的最大可能延迟。（链接延迟在下面的示例中定义）•就帧周期而言，RBD的值必须在1和K之间。上述3个要求的目的是确保RBD足够大以保证在释放Rx弹性缓冲器之前Tx数据将达到所有通道的Rx缓冲器。JESD204B链路上产生的延迟等于RBDxTf。JESD204B链路的确定性延迟要求RX设备能够缓冲所有通道上的传入ILA或用户数据，直到可以释放Rx弹性缓冲区。必须在LMFC边界之后释放缓冲区RBD帧周期。为了释放弹性缓冲区，必须满足以下条件：•有效数据必须存在于所有激活通道的Rx弹性缓冲区中o如果ILA序列通过Rx弹性缓冲区，上面提到的“有效数据”将是ILA序列的开始o如果ILA序列未通过Rx弹性缓冲区，则上述“有效数据”将是ILA完成后出现的采样数据。在这种情况下，Rx弹性缓冲区将比上述情况晚4个多帧才释放（因为在子类1设备的ILA序列中有4个多帧）。链路上的延迟可以表示为：DelayLINK=ΔTLMFC=TX延迟+通道延迟+RX延迟，具有以下定义：TX延迟：从并行TXILA生成（与LMFC边界对齐）到TXSerDes输出ILA的延迟。通道延迟：通过外部物理信道的延迟。RX延迟：RXSerDes输入到弹性缓冲输出的延迟。ILA的开始和/或用户数据的开始将出现在弹性缓冲器输出处，其对齐等于LMFC边界+RBD帧周期。ΔTLMFC：链路上的总延迟，可以表示为ILA/用户数据开始写入链路的TXLMFC上升沿与RXLMFC+Tf*RBD边沿（当ILA启动时/用户数据出现在RX弹性缓冲区的输出端）之间的延迟。Rx弹性缓冲器所需的最小尺寸等于数据最早可能到达Rx弹性缓冲器输入端与下一个Rx弹性缓冲器“释放机会”之间的差，后者在每个LMFC边界之后出现RBD帧周期。6.3子类1的确定性延迟对于子类1设备，使用指定为“SYSREF”的信号在TX和RX设备中创建正确对齐的LMFC信号，该信号必须分配给所有转换器和逻辑设备。通过使用高度精确的SYSREF/器件时钟信号对，可以最大限度地降低系统中的延迟不确定性。虽然它不是强制性的，但建议从生成TX和RX设备时钟的同一设备生成SYSREF。4.8和4.11中提供了对SYSREF信号的要求和本地时钟的调整能力。由于允许的SYSREF信号类型的多样性（周期性、一次触发（选通类型）或“间隙”周期性），可能不支持SYSREF生成的所有选项的时钟发生器设备的多样性，以及为了适应系统在正常运行期间停用SYSREF，子类1设备要求适用：•RX逻辑设备应能够发出'生成SYSREF'请求，该请求使时钟发生器（或其他SYSREF生成设备）能够为系统中的所有设备生成一个或多个SYSREF脉冲。如果启用，则只要链路在SYNC~接口上发出重新同步请求，就会发出“生成SYSREF”请求。

•TX逻辑设备应能够发出'生成SYSREF'请求，该请求使时钟发生器（或其他SYSREF生成设备）能够为系统中的所有设备生成一个或多个SYSREF脉冲。如果启用，则只要链路在SYNC~接口上发出重新同步请求，就会发出“生成SYSREF”请求。•TX和RX设备应能够根据下一个检测到的SYSREF脉冲确定是否调整本地帧和多帧时钟的相位对齐。此功能的实现细节留给设备实现者，但下面列出了三个可能的选项：o器件可以检查每个SYSREF脉冲，以确定LMFC和帧时钟的现有相位校准是否需要调整。o可以通过器件输入引脚或控制接口命令指示器件使用下一个检测到的SYSREF脉冲强制LMFC和本地帧相位对齐。o可以通过器件输入引脚或控制接口命令指示器件忽略所有之后的SYSREF脉冲。应当注意，对于子类1设备，仅在设备初始化或链路出现故障并请求重新同步请求的情况下，才需要基于SYSREF的LMFC和帧时钟相位重新对齐。此外，子类1设备必须符合与SYSREF时序相关的以下要求：•TX和RX器件应指定从采样SYSREF的器件时钟沿到LMFC上升沿的功能延迟。对于需要等于完整复帧周期的确定性延迟的应用，RBD的值应设置为“K”。这会强制Rx弹性缓冲区准确地在多帧边界上释放。图36提供了说明该场景的时序图。示例：确定性延迟的LMFC调整等于多帧周期在图36中，从SYSREF采样高电平到LMFC上升沿，TX和RX设备具有相同的设备时钟周期延迟。这会导致Tx和Rx设备中出现相同的LMFC。当RX设备在所有通道上实现了代码组同步时，它将在随后的任何LMFC上升沿处取消SYNC~输出。然后，TX设备对该停用的SYNC~信号进行采样，并开始在随后的LMFC上升沿传输ILA序列（图36中使用了第一个可用的LMFC上升沿）。然后，RX设备将检测所有通道上的ILA序列的开始，并将这些数据输入每个通道的弹性存储缓冲区。在下一个LMFC上升沿上，RX设备将检测到所有通道上存在有效的ILA数据，并将释放所有弹性存储缓冲区。从RX设备得到的数据输出与JESD204B链路上1个多帧的固定延迟对齐。示例：LMFC调整以最小化确定性延迟对于需要不同的确定延迟的应用程序（即，当尝试最小化链路间的延迟或所需的Rx弹性存储缓冲区大小时），RBD应小于“k”。图37提供了一个说明这种情况的时序图。在图37中，从SYSREF采样高电平到LMFC上升沿，TX和RX设备具有相同的帧周期延迟，从而在TX和RX设备中产生相同的LMFC。然而，在本例中，Rx设备使用RDB<k来提供Rx弹性缓冲区“释放机会”，该“释放机会”不与LMFC边界对齐。当RX设备在所有通道上实现了代码组同步时，它将在随后的任何LMFC上升沿处取消SYNC~输出。然后，TX设备对该停用的SYNC~信号进行采样，并开始在随后的LMFC上升沿传输ILA序列（图37中使用了第一个可用的LMFC上升沿）。然后，RX设备将检测所有通道上的ILA序列的开始，并将这些数据输入每个通道的弹性存储缓冲区。在下一个“释放机会”（即LMFC上升沿之后的RBD帧时钟周期）时，RX设备将检测到所有通道上存在有效的ILA数据，并将释放所有弹性存储缓冲区。RX设备产生的数据输出与通过JESD204B链路的固定RBD帧周期延迟一致。6.4子类2的确定性延迟......7.1代码组同步（CGS）接收设备中的代码组同步是通过以下方式获得和维护的：•在链路启动时，接收器发出同步请求，发送器发出字符/k/=/k28.5/•接收器取消同步请求，如下所示：o子类0设备：在正确接收四个连续/k/字符后的任何帧边界上。o子类1和2设备：正确接收四个连续/k/字符后在任何LMFC边界上•正确接收另外四个8B/10B字符后，接收器将认为完成代码组同步•收到无效代码后，接收器进入检查状态。•如果在接收器处于检查状态时收到三个额外的无效代码，则声明失去同步。•接收器在接收到四个有效代码后退出检查状态并返回正常操作。同步请求通过SYNC接口传送到发送器，在4.9中进一步说明。同步请求被编码为低有效SYNC~信号，并且可以仅在RX设备中的帧时钟的上升沿改变状态。此外，如上所述，可以取消同步请求的帧时钟边沿如下：•子类0设备：任何帧时钟上升沿。•子类1或2：对应于LMFC边界的任何帧时钟上升沿。SYNC~信号上同步请求的最小持续时间是5帧加9个八位字节。进一步的时序要求在4.9中规定。代码组同步在图44的接收器状态机中示出。在每个状态中，解码器处理一个代码组。表14中解释了变量的含义。Icounter：计数器在CS_CHECK阶段用于计算无效符号的数量INVALID：由接收器置位，表示当前符号是无效的符号，给定当前运行的差异。K_received：当当前符号是控制字符k28.5时置位sync_request：当检测到丢失代码组同步时由接收器产生。请注意，sync_request不直接驱动SYNC~，因为SYNC~有效/无效不仅仅基于此处描述的sync_request信号。VALID：由接收器置位，表示当前符号是一个有效符号，给定当前运行的差异。Vcounter：CS_CHECK阶段中使用的计数器用于计算连续有效符号的数量允许接收器并且只有在活动同步请求期间才需要将代码组边界与接收到的comma字符对齐。在数据传输期间，由于比特错误，可以在两个代码组的边界上检测到comma。还可以在帧对齐符号/K28.7/和某些数据符号的边界上生成伪comma。7.2初始帧同步初始帧同步过程在图45和图46所示的状态机中说明。这些图中使用的变量的含义在表15中说明。复位时，状态机进入初始状态，八位字节计数器清零（归零）。在重置时，代码组同步（CGS）机器激活同步请求，该同步请求将在代码组同步（CGS）期间将帧同步保持在其初始状态。any_sync_request：由连接到链路的任何接收器声明的同步请求。CHECK_ALIGNMENT：执行帧对齐监视，请参见子条款7.3F:每帧的八位字节数Kcounter:FS_CHECK阶段使用的计数器用于计算K28.5符号的数量K_received：当前符号是控制字符K28.5（有效或无效）时置位Ocounter：用于标记当前八位字节在帧中的位置的计数器。sync_request：当检测到代码组同步丢失或另一个错误需要重新初始化时由接收器声明。当接收器解除其同步请求并且发送器已停止发送/K/符号时，状态机进入FS_DATA状态。在FS_DATA状态中，八位位组计数器计算帧中接收的八位位组的位置，在0和F-1之间。如果链路上的任何接收器发出同步请求，接收器应返回FS_INIT状态。在具有多个接收器设备的配置中，这仅可通过监视/K/=/K28.5/符号的接收来实现，如图45所示。如果收到K28.5符号，状态机将进入FS_CHECK状态。在这种状态下，八位位组计数器继续运行，但是，如果连续接收到四个K28.5符号，则帧同步返回其初始状态。或者，仅用于配置单接收器设备的接收器可以监视连接到链路的设备中所有接收器的同步请求，该替代方案如图46所示。7.3帧对齐监视和校正检测和校正过程在图47的伪代码中说明。变量和函数的含义在表16中说明。应该可以禁用帧对齐校正（RESET_OCTET_COUNTER），例如，通过控制接口，当用户数据没有产生足够的对齐字符以便可靠地检测帧对齐错误时，或者当需要避免帧重新对齐对通道对齐或链路延迟的可能影响时，请参见5.3.3.4.4。A_received：当前符号（在通道对齐监控中可能替换之前）等于控制字符K28.3时置位。注意：NMCDA-SLDAC中不需要检测K28.3。CROSS_COUPLING：由于通道和帧对齐之间的交叉耦合，帧未预期对齐F:每帧的八位字节数F_received:当前符号等于控制字符K28.7时置位Ocounter:用于标记当前八位字节在帧中的位置的计数器，八位字节索引从0开始。previous_AF_position：变量，用于存储K28.3或K28.7符号在帧中的位置REPLACE_ALIGNMENT_CHARACTER：将解码器输出处的对齐字符替换为：•禁用加扰时，在前一帧中的相同位置解码或使用的数据字符•启用加扰时具有相同值的数据字符如果需要，在随后的通道同步或通道对齐监控中标记K28.3字符的位置。RESET_OCTET_COUNTER：在接收下一个八位位组时将八位位组计数器重置为零VALID：由接收器声明，表示当前符号是有效符号，给定当前运行的差异7.4初始通道同步单个设备内的接收器应能够在初始通道对齐序列的四个多帧内实现相互通道对齐，子类1和2设备将进一步将传入的对齐字符与四个多帧内的内部LMFC对齐。如果链路上的任何接收器发出同步请求，则多通道配置中的每个接收器应准备新的初始通道同步，MCDA设备类中的接收器（即支持多个接收器设备之间的对齐，见第9节）应从接收4个连续的K28.5字符中检测到这样的请求。或者，仅用于具有单个接收器设备的配置的接收器应监视设备中连接到该链路的所有接收器的同步请求。7.5通道对齐监视和校正检测和校正过程在图48的伪代码中说明，变量和函数的含义在表17中说明。该过程与用于帧对齐监视和校正的过程非常相似。但是，它包含一个额外的操作：当对齐字符未到达预期位置时，建议通过设备类和子类支持的方法之一启动LMFC之间的同步检查。如果用户数据不能产生足够的对准字符以便可靠地检测对准误差，或者当通过链路同步请求进行通道重新对准时，应该可以禁用通道对准校正（RESET_FRAME_COUNTER），参见5.3.3.6。A_received：当前符号（在通道对齐监控中可能替换之前）等于控制字符K28.3时置位。CROSS_COUPLING：由于框架和通道对齐之间的交叉耦合，通道未预期对齐Fcounter：计数器用于标记复帧中当前帧的位置，帧索引从0开始。K:多帧中帧数previous_A_position：变量，用于存储K28.3符号的复帧中的位置REPLACE_AReplace：解码器输出的k28.3通过：•禁用加扰时，在前一帧的同一位置解码或使用的数据字符•启用加扰时的d28.3但是，如果在随后的帧对准监测中需要K28.3的位置，则不得更换或标记K28.3。RESET_FRAME_COUNTER：在接收下一帧时将帧计数器重置为零INITIATE_SYNC_CHECK：在属于MCDA设备类（见第9条）的接收器中，如果通过控制接口授权，则通过设备类和子类支持的方法之一启动LMFC之间的同步检查。VALIDAsserted：由接收器指示当前符号是一个有效符号，给定当前运行的差异。8.2初始通道对齐序列八位替换规则。1.多八位替换规则。1.多帧中的第一个八位字节是0x1C/28.0/。2.多帧中的最后一个八位字节是0x7C/28.3/。3.第二个多帧的第二个八位字节是0x9C/28.4/。4.链路配置数据从第二个多帧的第3个八位字节开始。8b10b控制符号编码：在8b10b控制符号编码：在每次替换八位字节时应用，除了嵌入链路配置数据8.3链路配置数据和编码表20中总结了链路配置参数及其编码。图35中所示的链路配置数据旨在指定定义发送器设备使用的用户数据格式的参数值，如5.1中所述，并指定有关发送器配置和功能的信息。在子类2逻辑器件（见9.1）中，链路配置数据还可以包含用于重新对齐接收器LMFC的命令。表21显示了链路配置字段应如何映射到八位字节。无法预见JESD204接口的所有未来应用和配置。因此，表21中标记为“X”的位可用于传递此处未指定的信息，或者如果它们变得太窄则扩展现有字段。当设备供应商就使用当前未指定的位达成共识时，可以在稍后阶段将其添加到标准中。8.4SYNC信号解码SYNC~信号从高到低的转换应被解释为来自接收器的报告错误（见7.6.4）。如果TX设备在至少4个连续的本地帧时钟周期内检测到低SYNC~信号，则它还应将SYNC~脉冲解释为同步请求。一旦SYNC~信号被解释为同步请求，TX设备所需的行为取决于设备的确定性延迟子类：•设备子类1和2：子类1或2发送器应发送连续的/K28.5/符号，直到SYNC~信号无效（即变为高电平）。此时，发送器应继续发送连续的/K28.5/符号，直到满足以下两个条件：o/K28.5/符号生成至少持续1帧+9个八位字节o达到本地多帧周期的结束。（从/K28.5/生成到ILA生成的转换必须在检测到SYNC~信号无效之后可能的可编程数量的多帧边界处发生，对于支持可编程多帧数量的设备，设备必须能够在SYNC~信号解除激活后支持在第一个多帧边界上生成ILA。高SYNC~信号应始终被解释为停用的重新同步请求，在子类0和1TX器件中，SYNC~的采样应在TX本地帧时钟的上升沿发生。根据确定性延迟设备子类，以下延迟要求适用：•设备子类1或2：发送器从/k28.5/生成转换到ILA生成的本地多帧时钟周期的上升沿与发送器输出处第一个非/k28.5/符号的第一位的出现之间的延迟应在偏差预算的范围内保持不变。B.4.2单器件ADC应用图B.1说明了接口的典型实现，因为它适用于与单个逻辑器件通信的单个ADC器件。使用此配置，单个封装包含一个或多个ADC，所有这些ADC均以帧时钟速率（从ADC器件时钟生成）进行采样。如前所述，转换器的输出数据由JESD204TX块聚合，并通过一个或多个通道发送到接收逻辑设备。逻辑器件恢复时钟并对JESD204RX模块中的数据进行解串。如果涉及多个通道，则逻辑设备RX块还负责确保发送到应用逻辑的数据流的对齐。虽然子类0,1和2中的所有三个允许使用器件时钟为器件提供时钟（而不是需要物理帧时钟），但子类1和2还具有实现确定性延迟的条件。ADC设备时钟和逻辑设备时钟分别对标记为TXSYSREF和RXSYSREF的信号进行0->1转换采样，从而同步每个器件内的LMFC相位。SYNC~信号有助于初始同步，并可用于在某些错误条件下重新初始化链路-并且在子类2中还用作从逻辑器件到ADC的定时参考信息的载波。在子类2中，逻辑器件充当定时主机，其LMFC相位信息通过SYNC~解除声明传送到ADC。图B.2显示了在单个封装中使用多个DAC的应用。在此应用中，逻辑器件使用一个或多个通道提供DAC采样。在DAC器件的JESD204RX模块中，数据被解串并提供给DAC。虽然子类0,1和2中的所有三个允许使用器件时钟为器件提供时钟（而不是需要物理帧时钟），但子类1和2还具有实现确定性延迟的条件。在子类1中，分别通过逻辑器件时钟和DAC器件时钟对标记为TXSYSREF和RXSYSREF的信号进行0→1转换采样，从而使每个器件内的LMFC相位同步。SYNC_信号有助于初始链路同步，报告解码错误，并在必要时重新启动同步过程。在子类2中，SYNC~解除声明还携带DAC的LMFC的定时信息传送到逻辑器件。在子类2中，逻辑器件充当定时主器件，并将DAC器件的LMFC相位（从SYNC~采样解释）与其自身的LMFC相位进行比较。在LMFC阶段不匹配的情况下，不匹配信息通过ILA传送到DAC。B.4.4多器件ADC应用虽然该标准仅针对单个逻辑设备，但它支持使用多个转换器设备的系统。如图B.3a和B.3b所示，多个ADC设备可以连接到单个逻辑设备。另外，每个ADC设备可以使用一个或多个通道连接到逻辑设备。为使此多ADC应用正常工作，逻辑器件的SYNC~信号必须连接到每个ADC器件，SYNC~信号允许逻辑器件在上电和发生故障时同步所有ADC器件。这种常见的组合SYNC~信号的方案如图B.3a所示。在JESD204B的子类1和2中，可以向每个ADC器件发送单独的SYNC~信号，在这两个子类中，并非所有转换器设备都必须同时发送它们的ILA序列，因为链路之间的对齐是通过同步它们的LMFC的机制来确保的。非组合SYNC~方案如图B.3b所示。标记为ADC器件时钟的信号将以与每个ADC器件类似的方式传输。在子类1中，标记为TXSYSREF的信号也将以与所有ADC器件类似的方式传输，从而可以在每个ADC的相同ADC器件时钟边沿对其0->1转换进行采样。多器件DAC应用如图B.4所示。在逻辑器件内部，可以可选地组合来自各种DAC器件的SYNC。在JESD204A和JESD204B的子类0中需要这种组合的SYNC方案。子类1和子类2设备不需要SYNC~合并。对于子类2设备，如果在系统中使用SYNC~合并，则SYNC~取消声明检测必须在SYNC~组合之前进行。这是必要的，以便逻辑设备能够通过使用其逻辑设备时钟对每个DAC设备的输入SYNC~进行采样的过程来确定各个DAC设备的LMFC的定时。像往常一样，所有DAC的样本都来自单个逻辑器件。DAC请求同步并使用SYNC~信号向逻辑设备报告检测到的错误条件。多个DAC器件中的每一个都具有其自己的SYNC~信号到逻辑器件中。通向DAC的数据路径可能表现出各种延迟。许多应用需要两个或更多DAC器件的模拟输出之间的精确相位对准。可以使用与用于在单个DAC器件内对准的类似原理在不同DAC器件上对准通道。在子类1中，标记为RXSYSREF的信号将以与所有DAC器件类似的方式发送，使得其0->1转换可以在每个DAC器件的相同DAC器件时钟边沿处被采样。B.4.6用于抽取或过采样ADC的接口抽取ADC器件与标准ADC器件非常相似。在使用JESD204标准传输ADC样本的应用中，非抽取ADC和抽取ADC器件之间的唯一区别是逻辑中存在额外的时钟域。。。。。C.1发送器块C.1.1通用结构发送器块的目的是获取一个或多个数字采样流并将它们转换为一个或多个串行流。图C.1显示了单个链路的通用发送器结构，相同的结构可以用于ADC转换器设备和逻辑设备。发送器设备按功能可以分为传输层，一个或多个链路和物理层。在传输层中，输入的一个或多个样本流被映射到具有帧数据的一个或多个并行通道。每个帧由固定的，特定于应用程序的八位字节组成.JESD204，传输层在子条款5.1中指定。在链路层上，帧被编码为8B/10B符号流，其经由物理层作为跨越互连的串行比特流传输，链路层在第5.3节中规定。每个TX链路层监视来自RX设备的输入SYNC~信号。如果SYNC~信号在至少四个帧时钟周期内有效，则链路中的所有发送器进入同步模式，直到RX设备禁用SYNC~。在多点链路上，一个逻辑设备将对齐数据发送到多个DAC设备，子类0需要组合TX设备中所有DAC设备的SYNC~信号，如图C.2所示。SYNC~组合确保所有TX链路层将同时发送初始通道对齐序列。在子类1和2中，可以通过LMFC对齐多点链路的各个链路，并且不需要SYNC~组合。非组合SYNC~方案如图C.3所示。可选地，SYNC~组合也可以用在子类1和2中。但是，在子类2中，必须特别注意SYNC~组合不会阻止检测DAC器件中各个LMFC的相位，见6.4.2.2。C.1.2TX链路层图C.4概述了JESD204标准的TX链路层，帧数据首先被转换为八位字节流，可选地，可以对数据进行加扰。加扰的目的是避免信号频谱中存在谱线。如果正确实施，这种加扰可以降低整个系统的模拟性能下降。在图C.4中，加扰器在八位字节上运行，但加扰器可以在帧时钟域中交替实现。在可选加扰后，对准字符被替换，以监控接收机中的帧和通道对准。对齐字符替换原始数据符号，这样接收器仍可以重建原始数据符号。在链路初始化时，发送初始通道对齐序列（ILAS）。所有数据都编码为8B/10B符号，然后传递到物理层进行串行化。C.1.3TX物理层TX物理层将TX链路层连接到互连，其操作如图C.5所示。离开并行到串行转换器的数据被传递到可选的脉冲整形/预加重块。由于设备到设备的链路长度相对较短（通常小于20cm），并且有意将互连保持在最小值，因此，适当实施本标准不需要这种预强调网络。但是，如果应用程序需要，例如在背板或电缆上实现标准，则可以选择实现该标准。在可选的脉冲整形/预相位之后，信号被发送到CML驱动电路，该电路使用合适的传输线连接到接收器电路。C.2接收器块C.2.1通用架构Rx块从一个或多个Tx块捕获串行流，并将该流转换为一个或多个采样流。图C.6中相同的通用RX结构可用于DAC和逻辑设备。但是，对于“MCDA”设备类中的DAC，仅在子类0中需要通道到通道的设备间同步接口（参见第9条关于设备分类）。RX设备的功能可分为传输层，一个或多个链路层和物理层。在物理层中，传入的数据流用于恢复串行时钟，然后使用串行时钟对数据进行解串操作。在链路层中，解串后的数据被解码成八位字节，然后重新组织成帧。然后，帧由RX传输层处理，在传输层它们以帧时钟速率映射到一个或多个采样流中。RX块中所有接收器的错误报告和同步请求都编码在共享SYNC~信号上。C.2.2RX链路层图C.7概述了标准的RX链路层。使用参考文献1中所述的8b/10b解码器对来自物理层的并行符号进行解码。如果检测到解码错误，则将它们报告给RX控制器在发生错误或需要重新初始化时生成SYNC~信号以标记给发送器。在8b/10b解码之后，任何替换字符都将恢复到八位字节流中。如果数据在发送器上被加扰，它也会通过接收器的可选解扰器传递。解扰后，数据被还原为其原始采样数据格式。在具有多个通道或多个设备的应用中，在最终封装阶段可能需要FIFO和适当的控制机制来同步多个通道。C.2.3RX物理层RX物理层将互连接口连接到RX链路层，RX物理层的操作如图C.8所示。输入信号传递给可选的均衡器。由于链路长度相对较短（通常小于20cm），并且有意将互连保持在最小值，因此不需要该均衡器来支持该标准。但是，如果应用程序要求它跨底板或电缆传输样本，则可以选择实现它。除此之外，数据流进入时钟恢复并进行解串化，然后将其传递到设备的链路层进行进一步处理。D并行加扰器和解扰器实现扰频器和解扰器是在它们的串行实现形式中定义的。然而，在实际硬件中，使用等效的并行实现可能比较有利。并行实现可以从扰码器定义中的并行更新方程（图29和图30）合成。在8位的实现中，这种综合利用了这样一个事实，即加扰位si+8在一个并行时钟周期之后紧跟着加扰位si。这样，图29的并行更新方程被转换成图D.1的8位加扰器和图D.2的8位解扰器。类似地，图30的替代扰码器的并行更新等式被变换为图D.3的备选8比特扰码器。在16位实现中，合成基于以下事实：加扰位Si在加扰位Si+16之后恰好在一个并行时钟周期之后。这样，导出了图D.4的16位加扰器和图D.5的16位解扰器。。请注意，16位实现的缺点是两