微处理器及其体系结构

关于微处理器及其体系结构12第2章

8086/8088微处理器及其体系结构

第2页,共59页，2024年2月25日，星期天3§2.18088微处理器主要内容：8088CPU外部引线及功能；8088CPU的内部结构和特点；各内部寄存器的功能；8088的工作时序。第3页,共59页，2024年2月25日，星期天4一、概述8088、8086基本类似16位CPU、AB宽度20位差别：指令预取队列：8088为4字节，8086为6字节数据总线引脚：8088有8根，8086有16根8088为准16位CPU，内部DB为16位，但外部仅为8位，16位数据要分两次传送本课程主要介绍8088（IBMPC采用）第4页,共59页，2024年2月25日，星期天5指令预取队列(IPQ)指令的一般执行过程：取指令指令译码读取操作数执行指令存放结果第5页,共59页，2024年2月25日，星期天6串行工作方式：8088以前的CPU采用串行工作方式：1）CPU访问存储器(存取数据或指令)时要等待总线操作的完成2）CPU执行指令时总线处于空闲状态缺点：CPU无法全速运行解决：总线空闲时预取指令，使CPU需要指令时能立刻得到取指令1执行1取操作数2执行2CPUBUS忙碌忙碌忙碌忙碌存结果1取指令2第6页,共59页，2024年2月25日，星期天7并行工作方式：8088CPU采用并行工作方式取指令2取操作数BIU存结果取指令3取操作数取指令4执行1执行2执行3

EUBUS忙碌忙碌忙碌忙碌忙碌忙碌第7页,共59页，2024年2月25日，星期天88088的流水线操作8088CPU包括两大部分：EU和BIUBIU不断地从存储器取指令送入IPQ，EU不断地从IPQ取出指令执行EU和BIU构成了一个简单的2工位流水线指令预取队列IPQ是实现流水线操作的关键（类似于工厂流水线的传送带）新型CPU将一条指令划分成更多的阶段，以便可以同时执行更多的指令例如，PIII为14个阶段，P4为20个阶段(超级流水线)第8页,共59页，2024年2月25日，星期天9结论指令预取队列的存在使EU和BIU两个部分可同时进行工作，从而带来了以下两个好处：提高了CPU的效率降低了对存储器存取速度的要求第9页,共59页，2024年2月25日，星期天108088/8086CPU的特点采用并行流水线工作方式对内存空间实行分段管理：每段大小为16B～64KB用段地址和段内偏移实现对1MB空间的寻址设置地址段寄存器指示段的首地址支持多处理器系统；片内无浮点运算部件，浮点运算由数学协处理器8087支持（或用软件模拟）

注：80486DX以后的CPU已将数学协处理器作为标准部件集成到CPU内部第10页,共59页，2024年2月25日，星期天118088CPU的两种工作模式8088可工作于两种模式：最小模式和最大模式最小模式为单处理机模式，控制信号较少，一般可不必外接总线控制器。最大模式为多处理机模式，控制信号较多，CPU必须通过总线控制器与总线相连。第11页,共59页，2024年2月25日，星期天12二、8088CPU的引线及功能引脚定义的方法可大致分为：：每个引脚只传送一种信息（RD等）；引脚电平的高低不同的信号（IO/M等）；CPU工作于不同方式有不同的名称和定义（WR/LOCK等）；分时复用引脚（AD7

～AD0等）；引脚的输入和输出分别传送不同的信息（RQ/GT等）。第12页,共59页，2024年2月25日，星期天13主要引线（最小模式下）8088是工作在最小还是最大模式由MN/MX端状态决定：MN/MX=0时工作于最大模式，反之工作于最小模式。数据信号线(DB)与地址信号线(AB)：AD7～AD0：三态，地址/数据复用线。ALE有效时为地址的低8位。地址信号有效时为输出，传送数据信号时为双向。A19～A16：三态，输出。高4位地址信号，与状态信号S6-S3分时复用。A15～A8：三态，输出。输出8位地址信号。第13页,共59页，2024年2月25日，星期天14主要的控制和状态信号WR：三态，输出。写命令信号；RD：三态，输出。读命令信号；IO/M：三态，输出。指出当前访问的是存储器还是I/O接口。高：I/O接口，低：内存DEN：三态，输出。低电平时，表示DB上的数据有效；RESET：输入，为高时，CPU执行复位；ALE：三态，输出。高：AB地址有效；DT/R：三态，输出。数据传送方向，高：CPU输出，低：CPU输入第14页,共59页，2024年2月25日，星期天15[例]：当WR=1，RD=0，IO/M=0时，表示CPU当前正在进行读存储器操作。第15页,共59页，2024年2月25日，星期天16READY信号(输入)：用于协调CPU与存储器、I/O接口之间的速度差异READY信号由存储器或I/O接口发出。READY=0时，CPU就在T3后插入TW周期，插入的TW个数取决于READY何时变为高电平。第16页,共59页，2024年2月25日，星期天17中断请求和响应信号INTR：输入，可屏蔽中断请求输入端。高：有INTR中断请求NMI：输入，非屏蔽中断请求输入端。低

高，有NMI中断请求INTA：输出，对INTR信号的响应。第17页,共59页，2024年2月25日，星期天18总线保持信号HOLD：总线保持请求信号输入端。当CPU

以外的其他设备要求占用总线时，通过该引脚向CPU发出请求。HLDA：输出，对HOLD信号的响应。为高电平时，表示CPU已放弃总线控制权，所有三态信号线均变为高阻状态。第18页,共59页，2024年2月25日，星期天19三、8088CPU的内部结构8088内部由两部分组成：执行单元（EU）总线接口单元（BIU）第19页,共59页，2024年2月25日，星期天20执行单元EU功能:执行指令

从指令队列中取指令代码译码在ALU中完成数据的运算运算结果的特征保存在标志寄存器FLAGS中。第20页,共59页，2024年2月25日，星期天21执行单元包括

算术逻辑单元（运算器）8个通用寄存器1个标志寄存器

EU部分控制电路第21页,共59页，2024年2月25日，星期天22总线接口单元BIU功能：从内存中取指令送入指令预取队列负责与内存或输入/输出接口之间的数据传送在执行转移程序时，BIU使指令预取队列复位，从指定的新地址取指令，并立即传给执行单元执行。第22页,共59页，2024年2月25日，星期天238088的内部寄存器含14个16位寄存器，按功能可分为三类8个通用寄存器4个段寄存器2个控制寄存器第23页,共59页，2024年2月25日，星期天24通用寄存器

数据寄存器（AX，BX，CX，DX）地址指针寄存器（SP，BP）变址寄存器（SI，DI）第24页,共59页，2024年2月25日，星期天25数据寄存器8088含4个16位数据寄存器，它们又可分为8个8位寄存器，即：AXAH，ALBXBH，BLCXCH，CLDXDH，DL常用来存放参与运算的操作数或运算结果第25页,共59页，2024年2月25日，星期天26数据寄存器特有的习惯用法AX：累加器。多用于存放中间运算结果。所有I/O指令必须都通过AX与接口传送信息；BX：基址寄存器。在间接寻址中用于存放基地址；CX：计数寄存器。用于在循环或串操作指令中存放循环次数或重复次数；DX：数据寄存器。在32位乘除法运算时，存放高16位数；在间接寻址的I/O指令中存放

I/O端口地址。第26页,共59页，2024年2月25日，星期天27地址指针寄存器SP：堆栈指针寄存器，其内容为栈顶的偏移地址；BP：基址指针寄存器，常用于在访问内存时存放内存单元的偏移地址。第27页,共59页，2024年2月25日，星期天28BX与BP在应用上的区别作为通用寄存器，二者均可用于存放数据；作为基址寄存器，BX通常用于寻址数据段；BP则通常用于寻址堆栈段。BX一般与DS或ES搭配使用第28页,共59页，2024年2月25日，星期天29变址寄存器SI：源变址寄存器DI：目标变址寄存器变址寄存器常用于指令的间接寻址或变址寻址。特别是在串操作指令中，用SI存放源操作数的偏移地址，而用DI存放目标操作数的偏移地址。第29页,共59页，2024年2月25日，星期天30段寄存器用于存放逻辑段的段基地址(逻辑段的概念后面将要介绍)

CS：代码段寄存器

代码段用于存放指令代码

DS：数据段寄存器

ES：附加段寄存器

数据段和附加段用来存放操作数

SS：堆栈段寄存器

堆栈段用于存放返回地址，保存寄存器内容，传递参数第30页,共59页，2024年2月25日，星期天31控制寄存器IP：指令指针寄存器，其内容为下一条要执行的指令的偏移地址FLAGS：标志寄存器状态标志：存放运算结果的特征控制标志：控制某些特殊操作

6个状态标志位(CF，SF，AF，PF，OF，ZF)3个控制标志位(IF，TF，DF)第31页,共59页，2024年2月25日，星期天32四、存储器寻址物理地址8088：20根地址线，可寻址220(1MB)个存储单元CPU送到AB上的20位的地址称为物理地址

第32页,共59页，2024年2月25日，星期天33物理地址物理地址..60000H60001H60002H60003H60004H...12HF0H1BH08H存储器的操作完全基于物理地址。问题：8088的内部总线和内部寄存器均为16位，如何生成20位地址？解决：存储器分段第33页,共59页，2024年2月25日，星期天34存储器分段高地址低地址段基址段基址段基址段基址最大64KB，最小16B段i-1段i段i+1第34页,共59页，2024年2月25日，星期天35逻辑地址段基地址和段内偏移组成了逻辑地址

段地址偏移地址(偏移量)格式为：段地址:偏移地址物理地址=段基地址×16+偏移地址60002H00H12H60000H0000段基地址（16位）段首地址××ו••×××偏移地址=0002H第35页,共59页，2024年2月25日，星期天36BIU中的地址加法器用来实现逻辑地址到物理地址的变换8088可同时访问4个段，4个段寄存器中的内容指示了每个段的基地址段基址段内偏移物理地址+16位20位0000第36页,共59页，2024年2月25日，星期天37[例]：已知CS=1055H，DS=250AH，ES=2EF0H，SS=8FF0H，

DS段有一操作数，其偏移地址=0204H，

1)画出各段在内存中的分布

2)指出各段首地址

3)该操作数的物理地址=？10550H250A0H2EF00H8FF00HCSSS

CSDSES解：

各段分布及段首址见右图所示。操作数的物理地址为：250AH×10H+0204H=252A4H第37页,共59页，2024年2月25日，星期天38堆栈及堆栈段的使用内存中一个按FILO方式操作的特殊区域每次压栈和退栈均以WORD为单位SS存放堆栈段地址，SP存放段内偏移，SS:SP构成了堆栈指针堆栈用于存放返回地址、过程参数或需要保护的数据常用于响应中断或子程序调用第38页,共59页，2024年2月25日，星期天39堆栈操作SPSSSS压栈前退栈后高低低高高12HSSF0HSP压栈后低高SPSPSPF0H12HSP第39页,共59页，2024年2月25日，星期天40[例]：若已知（SS）=1000H（SP）=2000H则堆栈段的段首地址=？栈顶地址=？若现在把1234H送入堆栈，则它所在的存储单元地址=？若该段最后一个单元地址为2FFFH，则栈底地址=？段首栈底栈顶堆栈段第40页,共59页，2024年2月25日，星期天41五、时序时序的概念：CPU各引脚信号在时间上的关系。总线周期：CPU完成一次访问内存(或接口)操作所需要的时间。一个总线周期至少包括4个时钟周期。时钟周期：由时钟发生器产生。是计算机内部最小的时间单位，用Ti表示。(总线周期的时序参见教材p35)第41页,共59页，2024年2月25日，星期天42§2.2系统总线

主要内容：总线的基本概念和分类；总线的工作方式；常用系统总线标准。第42页,共59页，2024年2月25日，星期天43一、概述总线：

是一组导线和相关的控制、驱动电路的集合。是计算机系统各部件之间传输地址、数据和控制信息的公共通道。地址总线（AB）数据总线（DB）控制总线（CB）第43页,共59页，2024年2月25日，星期天44总线结构的优点简化系统设计（模块化）提高兼容性便于扩充升级便于维修减低生产成本第44页,共59页，2024年2月25日，星期天45总线分类

CPU总线：CPU

其他部件系统总线：主机

I/O接口外部总线：微机

外设片内总线片外总线按相对CPU的位置按层次结构第45页,共59页，2024年2月25日，星期天46总线结构单总线结构简单，但总线竞争严重CPUMMI/OI/OI/O第46页,共59页，2024年2月25日，星期天47多总线结构面向CPU的双总线结构面向主存的双总线结构双总线结构多总线结构第47页,共59页，2024年2月25日，星期天48多总线结构(续)教材p55图2-23：面向CPU的双总线结构把需要很高带宽的主存储器用存储总线单独与CPU相连问题：外设到主存的数据传输必须通过CPU，

传输效率低，无法实现DMA传输图2-24：面向主存的双总线结构主存储器即与CPU直接连接，又与系统总线连接，较好地解决了上述问题第48页,共59页，2024年2月25日，星期天49三、常见的系统总线ISA（8/16位）PCI（32/64位）AGP（加速图形端口，用于提高图形处理能力）自学P61~P64自行查找资料：ISA、PCI、AGP分别位于系统的的哪一个部分？第49页,共59页，2024年2月25日，星期天50总线的主要性能指标总线带宽（B/S）：单位时间内总线上可传送的数据量总线位宽（bit）：能同时传送的数据位数总线的工作频率（MHz）总线带宽=(位宽/8)

(工作频率/每个存取周期的时钟数)第50页,共59页，2024年2月25日，星期天51四、8088系统总线最小模式——仅支持单处理器（p28图2-10）最小模式下主要解决：地址与数据的分离地址锁存电路实现方案用3片8位的锁存器8282实现地址锁存。ALE为锁存控制信号，OE#≡0使锁存的地址直接输出；用1片双向三态门8286用作数据总线驱动和隔离，DT/R#作为方向控制，DEN#作为开门信号；其他控制信号由8088直接产生。第51页,共59页，2024年2月25日，星期天52最小模式下的连接示意图8088CPU••控制总线数据总线地址总线地址锁存数据收发器ALE时钟发生器3片8282DT/R#DEN#8286第52页,共59页，2024年2月25日，星期天53最大模式最大模式——可支持多处理器（p31图2-12）大多数控制信号是由总线控制器8288对S0#、S1#、S2#三个信号译码得到，如DT/R#、ALE、DEN#、IOR#、IOW#、MEMR#、MEMW#信号。DB和AB的构成基本同最小模式。PC/XT机的总线采用了最大模式，但有三点区别：地址总线驱动用2个74LS373和1个74LS244代替3个8282；数据总线驱动用74LS2