第6章 触发器与时序逻辑电路

第6章触发器与时序逻辑电路6.2寄存器6.3计数器6.1双稳态触发器6.4555定时器及其应用*本章要求1.掌握RS、JK、D触发器的逻辑功能及不同结构触发器的触发特点。2.掌握寄存器、移位寄存器、二进制计数器、十进制计数器的逻辑功能，会分析简单的时序逻辑电路。3.会使用本章所介绍的各种集成电路。4.了解集成555定时器及由它组成的单稳态触发器和多谐振荡器的工作原理。组合逻辑电路特点：输出仅仅与当前的输入状态有关，与电路的原状态无关。没有记忆功能。时序逻辑电路特点：输出不仅取决于当前的输入，而且还与电路的原状态有关。具有记忆功能：当输入信号消失后，电路状态仍维持不变。双稳态触发器：时序逻辑电路的基本单元。具有记忆功能。①具有两个稳定状态，即0态、1态；②能根据当前的输入信号和原状态，置成0态或1态；③当输入信号消失后，被置成的0态或1态能保存下来。种类很多：RS、JK、D、T触发器等。

6.1双稳态触发器6.1.1.基本RS触发器电路组成：反馈线两个输出端：状态相反。0态：Q=0，=1；1态：Q=1，=0。两个输入端：低电平有效。：直接置1端或置位端；：直接置0端或复位端。

低电平有效逻辑功能：011100有0出1，全1出0不论触发器的原状态为何，Q=1，置1。100011不论触发器的原状态为何，Q=0，置0。逻辑功能：111100有0出1，全1出0不论触发器的原状态为何，Q=1，置1。不论触发器的原状态为何，Q=0，置0。设原态为1态，Q=1，10状态不变设原态为0态，Q=0，001101保持，记忆逻辑功能：0011有0出1，全1出0不论触发器的原状态为何，Q=1，置1。不论触发器的原状态为何，Q=0，置0。设原态为1态，Q=1，设原态为0态，Q=0，输出状态不确定。禁止此输入状态。状态不变保持，记忆11110若先翻转01若G1先翻转，则为“0”态“1”态逻辑功能：有0出1，全1出0不论触发器的原状态为何，Q=1，置1。不论触发器的原状态为何，Q=0，置0。设原态为1态，Q=1，设原态为0态，Q=0，输出状态不确定。禁止此输入状态。状态不变保持Q功能011置1100置011不变保持00禁用基本RS触发器逻辑功能表例1基本RS触发器，已知输入信号波形，画输出信号波形。假定Q的初始状态为0

。解：Q功能011置1100置011不变保持00禁用6.1.2可控RS触发器电路组成：时钟信号（时钟脉冲信号，时钟脉冲，同步信号）：协调各部分的动作顺序，或使电路的各部分同步动作。钟控触发器（可控触发器）：受时钟脉冲控制的触发器。基本RS触发器导引电路5个输入端：CP：时钟信号，控制导引电路的工作状态。S：置位端或置1端R：复位端或置0端：直接置位端：直接复位端高电平有效不受CP控制（异步工作方式）低电平有效预置初始状态平时高电平逻辑功能：CP=0：不论S、R状态如何，G3、G4输出都为1，

G1、G2输出状态保持不变。CP=1：S、R端的输入信号通过G3、G4，影响G1、G2的输出。电平触发01111控制端高电平，与非门开门逻辑功能：（1）S=1，R=0：CP=11111001触发器置1。10（2）S=0，R=1：011001触发器置0。（3）S=0，R=0：0011触发器状态不变。（3）S=1，R=1：1100输入状态不允许。可控RS触发器逻辑功能表SRQ功能101置1010置000不变保持11禁用CP=1例2可控RS触发器，已知输入信号波形，画输出信号波形。假定Q的初始状态为0

。解：SRQ功能101置1010置000不变保持11禁用空翻例2可控RS触发器，已知输入信号波形，画输出信号波形。假定Q的初始状态为0

。解：解决空翻办法：①限制CP脉冲的宽度，CP=1期间，输入信号不能变化；②采用特殊设计的电路（边沿触发器）：触发器只在CP脉冲的某个边沿（上升沿或下降沿）对输入信号取样，在其他时间，不取样，输入信号的变化不影响输出。

空翻6.1.3JK触发器有三种触发方式：边沿触发，脉冲触发，具有数据锁定功能。逻辑功能相同。

JK触发器逻辑功能表JKQn+1功能00Qn保持010置0101置111计数Qn：触发器的原状态，Qn+1：在CP脉冲作用后触发器的新状态。

1.边沿触发JK触发器Q、：输出端；J、K：输入端，高电平有效；、：直接置位端和复位端，不受CP脉冲控制；CP：时钟脉冲信号。

边沿取样下降沿触发上升沿触发下降沿触发：根据CP脉冲下降沿时刻的J、K输入状态，触发器在CP脉冲的下降沿触发翻转。上升沿触发：根据CP脉冲上升沿时刻的J、K输入状态，触发器在CP脉冲的上升沿触发翻转。边沿取样例3下降沿触发的JK触发器，画输出信号波形。假定Q的初始状态为0

。解：例4上升沿触发的JK触发器，画输出信号波形。假定Q的初始状态为0

。解：JKQn+100Qn01010111集成电路74LS112：包含两个下降沿触发的边沿JK触发器。

2.脉冲触发的主从JK触发器主从型JK触发器：两个可控RS触发器（主、从触发器）串联。时钟脉冲先使主触发器翻转，再使从触发器翻转，且主、从触发器状态一致。

正脉冲触发负脉冲触发正脉冲触发：CP脉冲的高电平期间接收输入信号，结果保存在主触发器中，CP脉冲下降沿将保存在主触发器中的结果送到从触发器，翻转。存在空翻现象：在CP=1期间，若输入信号变化，保存在主触发器中的结果会发生变化。时间延迟时间延迟集成电路SN74107：包含两个正脉冲触发的主从JK触发器。

边沿取样边沿取样3.具有数据锁定功能的主从JK触发器下降沿触发：在CP脉冲的上升沿取样J、K输入信号，结果保存在主触发器中，在CP脉冲的下降沿，将保存在主触发器中的结果送到从触发器中，翻转。时间延迟下降沿触发上升沿触发不存在空翻现象：只在上升沿处瞬时取样输入信号，只要输入信号在上升沿处保持很短一段时间内稳定即可。

时间延迟集成电路SN74111：包含两个下降沿触发的数据锁定主从JK触发器。

JK触发器是一种功能比较完善、应用极为广泛的触发器。内部电路结构不同的触发器具有不同的触发特性，要清楚其逻辑符号所代表的含义。

JK触发器三种触发方式比较边沿触发脉冲触发主从型数据锁定主从型SR1J1KQQC1SDJKCPRDSR1J1KQQC1SDJKCPRD上升沿采样，上升沿触发下降沿采样，下降沿触发下降沿触发上升沿触发正脉冲触发下降沿触发SR1J1KQQC1SDJKCPRDSR1J1KQQC1SDJKCPRD负脉冲触发SR1J1KQQC1SDJKCPRD高电平采样，下降沿触发低电平采样，上升沿触发上升沿触发SR1J1KQQC1SDJKCPRD上升沿采样，下降沿触发下降沿采样，上升沿触发

——边沿采样

——时间延迟6.1.4D触发器Q、：输出端；D：输入端；、：直接置位端和复位端，不受CP脉冲控制；CP：时钟脉冲信号。

边沿采样上升沿触发下降沿触发D触发器逻辑功能表Qn+1：在CP脉冲作用后触发器的新状态。

Qn+1取决于信号D的状态。

DQn+1功能11置100置0上升沿触发：根据CP脉冲上升沿时刻D状态，在上升沿翻转。不产生空翻现象。边沿采样例5上升沿触发的D触发器，画输出信号波形。假定Q的初始状态为0

。解：DQn+1功能11置100置0集成电路74LS74：包含两个上升沿触发的D触发器。

其他的D触发器有CD4013、74LS174、74LS175、74LS273等。

6.1.4触发器逻辑功能的转换T触发器逻辑功能

1.JK触发器转换成T、Tˊ触发器边沿采样上升沿触发下降沿触发TQn+1功能0Qn保持1计数T′触发器：T端保持为1。只有计数功能。用于计数器中。

边沿采样2.D触发器转换成Tˊ触发器CPQD=Q3.JK触发器转换成D触发器D触发器的这种接法用于计数器中。

习题6-1

JK触发器的接法如图所示，设初始状态为0，则输出Q的波形为图中的（）。

下降沿触发的边沿JK触发器Q=0时，J=1，K=1，翻转为1；Q=1时，J=0，K=1，置0。A习题6-6对于上图中触发器的接法，设初始状态不定，其作用为（）？A.计数；B.置0并保持；C.置1并保持；D.保持原状态不变。

A习题6-2

JK触发器的接法如图所示，设初始状态为0，则输出Q的波形为图中的（）。

下降沿触发的边沿JK触发器Q=0时，J=1，K=1，翻转为1；Q=1时，J=1，K=0，置1。D习题6-6对于上图中触发器的接法，设初始状态不定，其作用为（）？A.计数；B.置0并保持；C.置1并保持；D.保持原状态不变。

C习题6-3

JK触发器的接法如图所示，设初始状态为0，则输出Q的波形为图中的（）。

下降沿触发的边沿JK触发器Q=0时，J=0，K=1，置0。Q=1时，J=0，K=0，保持1。C习题6-6对于图中触发器的接法，设初始状态不定，其作用为（）？A.计数；B.置0并保持；C.置1并保持；D.保持原状态不变。

D习题6-4

D触发器的接法如图所示，设初始状态为0，则输出Q的波形为图中的（）。

上升沿触发的D触发器Q=0时，D=1，置1；Q=1时，D=0，置0。B习题6-6对于图中触发器的接法，设初始状态不定，其作用为（）？A.计数；B.置0并保持；C.置1并保持；D.保持原状态不变。

A习题6-5

D触发器的接法如图所示，设初始状态为0，则输出Q的波形为图中的（）。

上升沿触发的D触发器Q=0时，D=0，置0。Q=1时，D=1，置1。C习题6-6对于图中触发器的接法，设初始状态不定，其作用为（）？A.计数；B.置0并保持；C.置1并保持；D.保持原状态不变。

D

6.2寄存器寄存器：用来存放数据的部件，由多个触发器组成。一个触发器只能寄存一位二进制数，寄存n位二进制数需要n个触发器。常用的寄存器有4位、8位、16位等。并行输入方式：有多个输入端，在寄存指令控制下，各位数据同时输入。串行输入方式（移位输入）：只有一个输入端，在寄存指令控制下，各位数据逐位输入。并行输出方式：有多个输出端，各位数据同时输出。串行输出方式：只有一个输出端，各位数据逐位输出。数码寄存器：并行输入、并行输出方式，存取数据较简单；移位寄存器：串行输入、串行输出方式，存取数据较复杂。有的寄存器芯片既能并行输入、输出，也能串行输入、输出。

6.2.1数码寄存器只具有寄存和清除数码的功能。4位数码寄存器：CP：时钟脉冲输入端，寄存指令，

：异步清零端。输入低电平（不受CP控制），输出清零。

清零寄存指令00001101寄存数码：1101触发器状态不变并行输入，并行输出

11014位数码寄存器芯片74LS175：包含四个D触发器。

数码寄存器也可由RS触发器或JK触发器构成。

6.2.2移位寄存器不仅能寄存数码，还有移位功能。分：单向移位（左移位、右移位），双向移位。

清零1移位脉冲23410110000000100101011010110111011寄存数码从高位向低位串行输入左移位寄存器5移位脉冲678101110111011补“0”1110010110011000输出00000000从高位向低位串行输出左移位寄存器四位左移位寄存器状态表

D0CPQ3Q2Q1Q0000000110001020010

1

30101141011050110061100071000080000四位左移位寄存器波形图

101108位串行输入/并行输出移位寄存器芯片74LS164：DA·DB：串行移位输入，Q7~Q0：8位数码并行输出端。

CP脉冲上升沿：最高位Q7移出，

Q6~Q0向更高位移1位，（左移位）

DA·DB送到最低位Q0。74LS164逻辑功能表

CPDADBQ7Q6Q5Q4Q3Q2Q1Q00×××0000000010××Q7Q6Q5Q4Q3Q2Q1Q01↑11Q6Q5Q4Q3Q2Q1Q011↑0×Q6Q5Q4Q3Q2Q1Q001↑×0Q6Q5Q4Q3Q2Q1Q00左移位寄存器1011右移位寄存器1011DQQ3Q1Q2RDDF0Q0DF2DF1DF3QQQCPDQQ0Q2Q1RDDF3Q3DF1DF2DF0QQQCP从低位向高位依次输入从高位向低位依次输入

6.3计数器计数器在数字电路中的应用非常广泛，除用于计数外，还可作为计时器、分频器使用。计数器的种类很多。按计数的增减方式：加法计数器、减法计数器。按计数的数制：二进制计数器、十进制计数器、N进制计数器。按计数脉冲的触发方式：异步计数器、同步计数器。异步计数器：各个触发器的动作顺序有先有后，靠前面触发器的动作带动后面的触发器动作。工作速度较慢，电路较为简单。同步计数器：各个触发器受同一个触发脉冲控制，同时动作。工作速度快，电路较为复杂。

6.3.1二进制计数器计数规律按二进制数变化。4位二进制加法计数器状态表

计数脉冲CPQ3Q2Q1Q0十进制数00000010001120010230011340100450101560110670111781000891001910101010111011111211001213110113141110141511111516000001.异步4位二进制加法计数器1位二进制数：一个触发器，N位二进制数：N个触发器。最低位的Q0：每来一个CP脉冲，翻转。高位触发器：相邻低位触发器由1变0，产生进位脉冲，翻转。

101010101010014个JK触发器F3~F0都连接成T′触发器：J=K=1每来一个CP脉冲下降沿，Q0都会翻转一次。Q0为F1的触发脉冲，在由1变0时，Q1发生翻转。Q1为F2的触发脉冲，在由1变0时，Q2发生翻转。Q2为F3的触发脉冲，在由1变0时，Q3发生翻转。前一个触发器翻转后，后面的触发器才能翻转。各个触发器的动作时间不一致——异步计数器。

4位二进制加法计数器波形图

2分频4分频8分频16分频4位二进制加法计数器：有24=16种状态，能计的最大十进制数为24-1=15。n位二进制加法计算器：有2n

种状态，

能计的最大十进制数为2n-1。4位二进制减法计数器状态表计数脉冲CPQ3Q2Q1Q0十进制数0000001111112111023110134110045101156101067100178100089011191001101011010111120100121300111314001014150001151600000最低位的Q0：每来一个CP脉冲，翻转。高位触发器：相邻低位触发器由0变1，产生进位脉冲，翻转。

101010101011002.异步4位二进制减法计数器异步4位二进制减法计数器4个JK触发器F3~F0都连接成T′触发器：J=K=1每来一个CP脉冲下降沿，Q0都会翻转一次。

为F1的触发脉冲，在由1变0（Q0由0变1）时，Q1发生翻转。

为F2的触发脉冲，在由1变0（Q1由0变1）时，Q2发生翻转。

为F3的触发脉冲，在由1变0（Q2由0变1）时，Q3发生翻转。计数脉冲CPQ3Q2Q1Q0十进制数00000010001120010230011340100450101560110670111781000891001910101010111011111211001213110113141110141511111516000003.同步4位二进制加法计数器F0：每来一个CP脉冲，翻转，故J0=K0=1。F1：Q0=1时，再来一个CP脉冲，翻转，故J1=K1=Q0。F2：Q1Q0=11时，再来一个CP脉冲，翻转，故J2=K2=Q1Q0。F3：Q2Q1Q0=111时，再来一个CP脉冲，翻转，故J3=K3=Q2Q1Q0。

触发器翻转条件

J、K端逻辑表达式J、K端逻辑表达式F0每输入一CP翻一次F1F2F3J0=K0=1Q0=1J1=K1=Q0Q0=Q1=1J2=K2=Q1Q0Q0=Q1=Q2=1J3=K3=Q2Q1Q0J0=K0=1J1=K1=Q0J2=K2=Q1Q0J3=K3=Q2Q1Q0（同步加法计数器）（同步减法计数器）接同一个CP脉冲同时翻转

F26.3.2十进制计数器有10个状态，从4位二进制数的16个状态中选取10个。8421码十进制加法计数器状态表

计数脉冲CPQ3Q2Q1Q0十进制数0000001000112001023001134010045010156011067011178100089100191000000F0：每来一个CP脉冲，翻转，故J0=K0=1。F1：Q0=1时，再来一个CP脉冲翻转，Q3=1时不能翻转，

故J1=，K1=Q0。F2：Q1Q0=11时，再来一个CP脉冲，翻转，故J2=K2=Q1Q0。F3：Q2Q1Q0=111时，再来一个CP脉冲翻转。Q3=1且Q01变0时，Q31变0。

故J3=Q2Q1Q0，K3=Q0。

同步十进制加法计数器接同一个CP脉冲同时翻转

J0=K0=1J1=，K1=Q0J2=K2=Q1Q0J3=Q2Q1Q0，K3=Q0

F2同步十进制加法计数器波形图100100000001J0=K0=1J1=，K1=Q0J2=K2=Q1Q0J3=Q2Q1Q0，K3=Q0

习题6-7

JK触发器的接法如图所示，设初始状态为00，其功能为（）计数器。A.二进制加法B.二进制减法C.三进制加法D.三进制减法C（同步计数器）CPQ1Q0000110201300习题6-16

JK触发器的接法如上图所示，设初始状态为00，试画出输出信号的波形图。习题6-8

触发器的接法如图所示，设初始状态为00，其功能为（）。A.2位二进制加法计数器B.2位二进制减法计数器C.移位寄存器B（异步计数器）CPQ1Q0000111201310习题6-17

触发器的接法如上图所示，设初始状态为00，试画出输出信号的波形图。400CP1下降沿6.3.3典型中规模集成计数器加法计数器，具有同步置数功能。74LS160/162：十进制计数器，74LS161/163：4位二进制(16进制)计数器。管脚名称和排列顺序相同，1.同步计数器74LS160/161/162/16374LS160/161/162/163逻辑功能表CPETEPD3D2D1D0Q3Q2Q1Q0×(↑)0×××××××0000↑10××d3d2d1d0d3d2d1d0↑1111××××计数×110×××××保持×11×0××××保持74LS160/161异步清零

同步置数

74LS162/163同步清零

2.二进制/十进制加/减计数器CD4029具有异步置数功能，可设置成二进制计数器或十进制计数器，还可设置为加法计数器或减法计数器。

CD4029逻辑功能表PECPQ3Q2Q1Q01××××置数01×××保持00↑11二进制加法计数00↑01十进制加法计数00↑10二进制减法计数00↑00十进制减法计数加/减计数控制

二/十进制计数控制计数控制借位/进位输出

异步置数6.3.4任意进制计数器计数到某一数值时，通过反馈电路在清零端加一个清零信号，强制计数器直接清零。

1.清零法（1）异步清零从0000计数到0110时，产生一个低电平到，直接清零。6进制计数器：0000、0001、0010、0011、0100、0101六个状态。（2）同步清零当计数器计数到某一个数值时，通过反馈电路在清零端加一个清零信号，使计数器在CP脉冲的控制下清零。

从0000计数到0110时，产生一个低电平，到端，在下一个CP脉冲的上升沿使计数器清零。

7进制计数器：0000、0001、0010、0011、0100、0101、0110七个状态。当计数器计数到某一数值时，通过反馈电路在置数端加一个置数信号，强制计数器置数。2.置数法（1）异步置数CD4029接成二进制加法计数器。当从0110计数到1100时，产生一个高电平，加到PE端，使计数器直接置数为0110。6进制计数器：0110、0111、1000、1001、1010、1011六个状态。

011001100预置数：D3D2D1D0=0110CD4029没有清零端，可通过将置数端置0（D3D2D1D0=0110

）实现清零功能，这种方法也可称为置0法。0000CD4029接成二进制加法计数器。设置D3~D0=0000，当计数到1100时，与门G1输出为1，使PE=1，将Q3~Q0设置为0000，从而实现清零。

12进制计数器：0000、0001、0010、0011、0100、0101、0110、0111、1000、1001、1010、1011等12个状态。

0（2）同步置数当计数器计数到某一个数值时，通过反馈电路在置数端加一个置数信号，使计数器在CP脉冲的控制下置数。

0110当从0110计数到1100时，产生一个低电平到端，在下一个CP脉冲的上升沿使计数器置数为0110。7进制计数器：0110、0111、1000、1001、1010、1011、1100七个状态。预置数：D3D2D1D0=0110习题6-9图示的电路是（）计数器

。

A.九进制B.十进制C.十一进制D.十二进制

同步置数法。预置数为0000。当从0000计数到1001时，产生一个低电平到端，在下一个CP脉冲的上升沿使计数器置数为0000。有0000、0001、0010、0011、0100、0101、0110、0111、1000、1001十个状态——10进制计数器。B习题6-10图示的电路是（）计数器

。

A.九进制B.十进制C.十一进制D.十二进制

异步清零法。当从0000计数到1001时，产生一个低电平到端，直接清零。1001短暂出现。有0000、0001、0010、0011、0100、0101、0110、0111、1000九个状态——9进制计数器。A习题6-11图示的电路是（）计数器

。

A.八进制B.九进制C.十进制D.十一进制

同步置数法。预置数为0100。当从0100计数到1100时，产生一个低电平到端，在下一个CP脉冲的上升沿使计数器置数为0100。有0100、0101、0110、0111、1000、1001、1010、1011、1100九个状态——9进制计数器。B习题6-18参照下图，采用异步清零法，利用74LS161构成十二进制计数器。当从0000计数到1001时，产生一个低电平到端，直接清零。1001短暂出现。有0000、0001、0010、0011、0100、0101、0110、0111、1000九个状态——9进制计数器。12进制计数器：0000、0001、0010、0011、0100、0101、0110、0111、1000、1001、1010、1011十二个状态。当一片计数器的计数容量不够时，通过多片计数器级连，可实现更高进制的计数。级连时，主要考虑进位/借位等问题：（1）低位计数器的进位/借位信号来自哪里？

①集成计数器专用的进位/借位端信号；②低位计数器的最高位作进位/借位信号。（2）低位计数器的进位/借位信号连接到高位计数器的哪个输入端？

①连接到高位计数器的CP脉冲端；

②连接到高位计数器的其他控制端。3.多个计数器的级连（3）级连时各个计数器是同步计数还是异步计数

级连时各个计数器可采用同步或异步计数。同步或异步计数方式不同，取自低位的进位/借位信号不同，连接到高位计数器的位置也不相同。（4）进位/借位信号的极性问题

低位计数器向高位计数器进位或借位时，要考虑进位/借位信号的极性问题，若极性不适合，要加非门改变其极性。有些计数器有两个进位/借位输出端，以方便与其他计数器的级连。74LS160进位信号波形图计数器状态1001时开始产生进位脉冲两片74LS160级连，①采用异步计数：低位计数器74LS160-1的CO端，通过一个非门G1接到高位计数器74LS160-2的CP端。74LS160-1由1001变为0000时，CO端输出的进位脉冲下降沿经过非门G1变为脉冲上升沿，脉冲的上升沿加在74LS160-2的CP端，开始加1计数。两片74LS160级连，②采用同步计数：将低位计数器的CO端，接到高位计数器的EP、ET端，并将两个计数器的CP端连在一起。74LS160-1在1001时，CO端产生的正脉冲加在74LS160-2的EP、ET端，下一个CP脉冲上升沿时使74LS160-2开始加1计数。

两个十进制计数器构成100进制计数器。在此基础上采用清零法或置数法，可构成100以内其他进制的计数器。

例采用清零法构成24进制计数器：74LS160-1、74LS160-2连接成100进制同步加法计数器，当计数到24（即00100100）时，与非门G1输出低电平，接到计数器的异步清零端，使计数器立即清零。

习题6-19用两个74LS160，采用同步计数、异步清零法构成六十进制加法计数器。74LS160-1、74LS160-2连接成100进制同步加法计数器，当计数到60（即01100000）时，与非门G1输出低电平，接到计数器的异步清零端，立即清零。

习题6-20用两个CD4029，采用同步计数、异步置数法构成三十进制加法计数器。CD4029-1、CD4029-2连接成100进制同步加法计数器，预置数：00000000。当计数到30（即00110000）时，与门G1输出高电平，接到计数器的异步置数端，立即置数00000000。

0习题6-21用两个CD4029，采用同步计数、异步置数法构成二十四进制减法计数器。CD4029-1、CD4029-2连接成100进制同步减法计数器，预置数：00100011。当计数到23时，计数器状态为00000000；计数为24时，计数器借位，状态为10011001。经与门G1输出高电平，接到计数器PE端，立即置数00100011。有00100011~00000000共24个状态。

6.4555定时器及其应用*555定时器是美国Signetics公司1972年研制的用于取代机械式定时器的中规模集成电路，因输入端设计有三个5k

的电阻而得名。将模拟功能和数字功能巧妙地结合在一起，只需外接几个电阻、电容元件，就可实现单稳态触发器、多谐振荡器、施密特触发器等多种功能，因而得到广泛应用。

6.4.1555定时器内部结构：分压器：三个5k

电阻；比较器：C1、C2；基本RS触发器F；放电管：晶体管VT。1.555定时器的结构与工作原理接地端电源输入端输出端复位端低电平有效控制电压输入端。UCO：比较器C1的基准电压。外接控制电压时：UCO=外接电压不接外加电压时：UCO=2/3UCC一般情况下不接外加电压，通过一个0.01F的电容接地，以防止引入干扰。

高电平触发输入端。uTH>UCO：比较器C1输出低电平0；uTH<UCO：比较器C1输出高电平1。

低电平触发输入端。比较器C2的基准电压为：

1/2UCO，即1/3UCC。

uTL>1/2UCO：比较器C2输出高电平1；uTL<1/2UCO：比较器C2输出低电平0。晶体管VT的放电端。触发器F的Q=0，=1：VT导通；Q=1，=0：VT截止。

555定时器的工作状态由各输入端的电压决定。在无外接控制电压（即UCO=2/3UCC）时，

555定时器的工作状态表uTHuTLQ

(uO)VT0××××10导通1>UCC>UCC0110导通1<UCC>UCC11保持保持保持1<UCC<UCC1001截止2.555定时器的外形和管脚排列555定时器封装形式：8脚圆形TO-99型封装，

8脚塑料直插式封装。

各公司产品标注公司的商标，以及适用环境等信息，如NE555、NE556、ICM7555、ICM7556等。555/556：双极型的TTL集成定时器，7555/7556：单极型的CMOS集成定时器。555/7555：内部只包含一个定时器，556/7556：内部包含2个定时器。

6.4.2555定时器的应用电路=2/3UCC

1.由555定时器组成的单稳态触发器单稳态触发器：只有一个稳定状态。未加触发脉冲：电路处于稳定状态；触发脉冲作用：电路由稳定状态翻转为暂稳定状态，停留一段时间后，电路又自动返回稳定状态。外接电容=2/3UCC

稳态：uI输入高电平，uI>

1/2UCO。C两端未充电或经过内部的晶体管VT