基于E类射频功率放大器设计-设计应用

精品文档-下载后可编辑基于E类射频功率放大器设计-设计应用摘要：基于0.18μmCMOS工艺,采用包含增益驱动级在内的两级电路结构,设计了一个工作频率为2.4GHz的E类开关模式功率放大器,并实现了全片集成。电路通过负载牵引技术获得输出负载,在2V电源电压下经ADS2022A仿真,当输入信号功率为-10dBm时,获得约21.5dBm的输出功率,功率增益为31dB,功率附加效率达到57.69%的较好结果。

1引言

射频功率放大器是无线发射机中的模块之一，也是无线收发机*耗的模块，为了降低功耗，延长电池寿命，要求它具有高效和大功率输出。随着硅CMOS工艺的不断改进，采用标准CMOS工艺实现高性能的功率放大器是当今射频电路向尺寸更小、价格更低以及全片集成方向发展的必然趋势，科研工作者们在相关理论研究以及电路性能的改进方面做了大量工作[1~5]。本文基于0.18μmCMOS工艺，主要从高效率和集成化的角度优化考虑，设计实现了一个工作频率在2.4GHz处的两级全集成E类开关模式功率放大器，获得较好的仿真效果。

2工作原理

图1给出了标准E类功率放大器工作原理电路。其中，扼流电感L1阻止交流信号通过，并给晶体管提供直流电流。L2、C2组成一个串联谐振网络，以使流过该网络的电流为理想的正弦信号，所有谐波成分都被滤除。并联接地电容C1由两部分组成，一部分是晶体管的寄生电容，另一部分是实际引入的电容。驱动电压过驱动使得晶体管M1可近似作为开关来使用，当它导通时，晶体管上压降为零；而当它截止时，流过晶体管的电流为零。E类功率放大器正是通过对开关上的电压整形，使得在开关导通瞬间，开关上的电压和电压变化斜率都近似为零，从而达到减小开关损耗，提高效率的目的。通常电路元件参数可由以下公式大致确定[6]：

其中，Q为电路品质因数，ω为工作频率，dcV、dcI为漏端电压、电流，RL为获得所需功率outP而将终端50Ω电阻进行阻抗变换得到的匹配电阻。

3电路设计与分析

通常情况，单级功率放大器增益仅为10dB左右，需要增加高增益的驱动级来提高整体功放的增益。因此，功率放大器设计一般就分为功率输出级、输出匹配、增益驱动级、级间匹配、输入匹配等部分。图2为本文基于这种结构思想、采用0.18μmCMOS工艺设计实现的两级全集成E类开关模式功率放大器的具体电路，其中驱动级为准F类，输出级为E类。

3.1功率输出级

功率输出级采用工作原理中介绍的标准E类功率放大器结构，这种直接由M3管构成的共源结构能够充分利用电源电压的幅度，提高输出电压摆幅。由于E类功率放大器的漏端电压可能升高到3.6Vd2[1]，为保证MOS管不被击穿，电路选用2V电压供电。功率输出级是射频功率放大器中关键的，它的性能特性包括输出功率、效率等将直接影响整个放大器的性能。晶体管必须选取在电压降时至少可以提供dcI大小的直流电流，且工作在线性区。同时，还得对该晶体管的输出功率和效率进行扫描*估，以确保选取的晶体管可以达到预设计的性能指标要求。我们在设计过程中的经验表明，通过负载牵引（Load-Pull）技术能有效的预测输出晶体管的输出功率和效率，并在整体电路设计好后这两项指标还会有所提高。

3.2输出匹配网络

通常电路终端接的是50Ω的电阻，为获得理想的输出功率由公式(1)计算得到的实际负载RL通常比较小，需要阻抗变换。输出匹配网络的目的就是提供器件的输出端到负载阻抗之间的功率传输所需要的阻抗。为了化无源器件和有效滤除高次谐波分量，电路选用如图3线框中所示的L型低通阻抗匹配结构。这样，L型低通阻抗变换电路电感L3便可与功率输出级的串联谐振电感L2合二为一成电感L23，从而有效减少片上电感所占据的芯片面积。由于功率放大器工作频率较高，使得晶体管阻抗特性的各参数受到工作频率、输入电平、输出端负载阻抗、电源偏置以及温度等的影响。功率放大器晶体管的阻抗一般来讲是一个复数，并且不仅会随着频率的变化而变化，还会随输出信号的电压和电流而变化，这样输出级与天线之间的阻抗变换网络的实现就比较困难。在设计中，输出阻抗变换网络我们采用Load-Pull技术来获取负载阻抗，然后根据该阻值利用Smith图解设计工具便可获得低通阻抗匹配元件的具体参数。

3.3增益驱动级

增益驱动级采用由M1、M2组成的共源共栅（Cascode）结构加两个谐振网络一起构成的准F类放大器模式。共源共栅结构可以有效降低Miller电容的影响，提高输入-输出之间的隔离度。两个谐振网络中：Cd1和Ld1构成的谐振器调谐在ω处,Cd3和Ld3构成的谐振器调谐在3ω处。通过适当地调谐这四个参数,确保谐振网络对二次谐波短路，输出电路为基波和三次谐波叠加，从而获得E类放大器所需的近似方波驱动信号。在电路性能测试中我们发现，由于准F类放大器结构的开关电压峰峰值可达到2Vd1，因此增益驱动级的电源电压可以大大降低，从而可以有效减少整个电路的直流功耗，提高电路的整体效率。

3.4级间匹配网络

级间匹配网络需要匹配前器件的输出阻抗和后器件的输入阻抗，应选择高增益的级间拓扑，并实现平坦的增益响应。级间匹配还应具备级间隔直流功能，通常加入隔直电容Cd。电路并联电感Lm可使功率输出级输入端看到的MOS管寄生电容Cm减小，从而提高电压传输效率[5]。级间匹配等效电路如图4所示，从增益驱动级输出端看到的等效阻抗为：

增益驱动级的方波信号是由基波和三次谐波叠加而成，因此通过公式（5）要确保增益驱动级输出端看到的三次谐波和基波等效阻抗必须具有相同的容性或感性，否则会由于相位相反无法形成方波。此外，测试中我们还发现Cd值对传输效率影响比较敏感，为提高电压传输效率，Cd一般需要取较大值。

4仿真分析

本设计基于0.18μmCMOS工艺，充分考虑了片上电感品质因数不高、电感值较小和占有面积较大的局限条件下，实现了电路的全片集成。在2V电源电压条件下利用ADS2022A进行仿真，仿真结果如图5所示。

当电流Id趋于零时电压Vd达到峰值，而当电流Id达到峰值时电压Vd趋于零，这与理想E类开关模式功率放大器的输出目标基本吻合，从而实现电路较大功率和较高效率的输出。图(d)表明，电路在输入功率为-10dBm时的输出功率约为21.5dBm，功率附加效率达到了57.69%的较好结果，相应功率增益为31dB。

在性能仿真过程中我们发现，电路各级的阻抗匹配对电路的影响都非常大，阻抗匹配是电路设计成败的关键。采用Load-Pull技术是获取输出匹配负载和预测晶体管输出功率和效率的有效且便捷的手段。此外，输出晶体管尺寸对整体电路的输出功率和效率有着密切的联系，存在尺寸，使得电路主要性能达到化，但相应对电路的工作条件如驱动级电源电压等的要求更高，因此需要折中考虑。

5结论

本文的创新点在于在输入匹配晶体管栅-源间并接电容Cp极大的提高了在片电感选择的灵活性；同时采用准F类放大器作为驱动级，获得了E类功率放大器所需要的方波驱动信号。本文设计的E类开关模式功率放大器达到了全集成、高效、大功率输出的目的，与国内外设计相比达到先进水平[3-5]。随着CMOS工艺和电感工艺的不断改进，由该技术实现的功率放大器在未来无线通信领域必将有着广泛的应用前景。

参考文献:

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