VHDL对基本电路行为描述方法

VHDL对基本电路行为描述方法提纲对设计实体的描述对接口的描述：VHDL语言的Entity结构对接口的描述：对象类型对行为的描述：VHDL的Architecture结构采用IEEE1164Library和PackageConfiguration简单信号赋值语句简单信号赋值语句：信号的执行机制条件信号赋值语句选择信号赋值语句VHDL中的延迟模型对设计实体的描述VHDL语言主要是对设计对象进行描述寄存器，逻辑模块，芯片，印制板，系统数字系统的哪些方面需要我们描述接口：设计实体对外部的连接关系功能：设计实体所进行的操作对接口的描述：VHDL语言的Entity结构接口是全部端口（port）的集合Port是一种新的编程对象：信号Port具有类型定义，如bitPort具有工作模式定义：in,out,inout(双向)对接口的描述:对象类型VHDL支持四种基本的对象类型：变量（variable）,常量（constant）,信号（signal）和文件（file）变量和常量类型和传统的编程语言定义一致信号类型是针对数字系统的描述而定义的与变量类型的区别在于信号值是与时间相联系的信号的内部表示是一个时间-值的序列!（该序列常被称为信号的驱动序列）Entity描述实例对行为的描述：VHDL的Architecture结构对行为的描述：VHDL的Architecture结构描述了输出信号与输入信号之间的关系：信号赋值语句定义了传输延迟类型bit在描述真实的物理信号上是不够的：需要采用IEEE1164定义采用IEEE1164采用IEEE1164使用IEEE1164赋值系统之前需要加入Library和package声明语句Library（库）和Package（包）Librariy中包含了映射到实际文件目录的逻辑单元Package是类型定义，子程序和函数的集合用户定义的Package和系统PackageConfiguration（配置）Configuration（配置）将数字系统的接口与内部的具体实现分离开来。一个entity可以有多个不同的architecturesConfigurations（配置）将entity和一个特定的architecture对应起来绑定规则：默认和直接定义设计单元VHDL程序由基本设计单元和次级设计单元组成基本设计单元EntityConfigurationPackage声明这些都是独立于其他设计单元的部分次级设计单元Package体Architecture简单信号赋值语句简单信号赋值语句常数类型常数值在VHDL程序中是不能改变的。在architecture中采用了信号和信号赋值语句内部信号用来连接实际的电路元件一条语句能够转入执行的前提条件是表达式敏感表中的信号有事件（event）发生信号赋值语句和电路中的信号存在一一对应的关系VHDL语句的执行顺序是由电路中的信号事件（event）的传播来决定的。文本中的语句顺序和实际的语句执行顺序没有必然的联系简单信号赋值语句：信号的执行机制简单信号赋值语句：信号的执行机制如果没有对信号作初始化处理，则信号的初始值是由信号类型的默认初始值来确定的信号的时刻-数值对的序列就构成了一个波形Transaction（处理）是信号赋值的内部表示Event（事件）对应于信号赋值产生了新值一个transaction（处理）所引起的信号赋值有可能没有改变信号的值简单信号赋值语句：信号的执行机制关于信号未来赋值的一个序列就构成了该信号的一个驱动（Driver）信号的当前值就是序列头部的transaction中的值简单信号赋值语句：信号的执行机制在一条信号赋值语句中可以定义多个波形元素该语句描述了在未来时刻信号将要发生的transition每一个transition就定义为一个波形元素简单信号赋值语句：信号的执行机制共享的总线信号值是如果确定的？我们需要对共享的信号值进行“判决”提取全部驱动器队列头中的值按照判决函数确定信号的值预定义的IEEE1164判决类型是std_logic和std_logic_vector条件信号赋值语句条件信号赋值语句第一个为真的表达式决定了输出值！选择信号赋值语句选择信号赋值语句“whenothers”子句可以用来保证所有的情况都被覆盖到了！一个完整的VHDL程序模板VHDL中的延迟模型惯性延迟默认的延迟模型适合于描述电路单元，像与非门等的延迟传输延迟适合于描述具有非常小惯性的物理器件，像连线的延迟全部的输入事件（event）都传输到输出信号上Delta延迟VHDL仿真器为了保证事件的正确执行顺序而自动插入的无穷小延迟VHDL中的延迟模型：惯性延迟signal<=rejecttime