大规模集成电路

1、大规模集成电路第1页，共41页，2022年，5月20日，15点12分，星期二大规模集成电路9.1 集成存储器 9.2 可编程逻辑器件 第2页，共41页，2022年，5月20日，15点12分，星期二大规模集成电路9.1 环境工程与计算机概况 集成存储器是数字系统中记忆大规模信息的部件，其功能是用于存放固定程序的操作指令及需要计算、处理的数据等，相当于数字系统存储信息的仓库。 集成存储器分为只读存储器和随机存取存储器两类。第3页，共41页，2022年，5月20日，15点12分，星期二大规模集成电路9.1.1 只读存储器（ROM） 只读存储器是存储固定信息的存储器。即事先将存储的信息或数据写入到存储

2、器中，在正常工作时，只能重复读取所存储的信息代码，而不能随意改写存储信息内容，故称只读存储器，简称ROM（Read Only Memory）。ROM电路按存储信息的写入方式一般可分为固定ROM、可编程ROM（PROM）和可擦除可编程ROM（EPROM）。 第4页，共41页，2022年，5月20日，15点12分，星期二大规模集成电路9.1.1.1 ROM的结构 ROM由地址译码器和存储体构成，其结构如图9-1所示，其中An -1、An -2、.A1、A0为n位地址输入线，通过地址译码器可译出2n个地址，每一个地址中固定存放着由m位二进制数码构成的信息“字”。 把存储器中每存储1位二进制数的点称为

3、存储单元，而存储器中总的存储单元的数量称为存储容量。对于一个存储体来说，总的存储容量为字线数2n位线数m。若存储器有10条地址线，则对应有210条字线，若位线数为8条，则总的存储容量为2108=10248个存储单元，简称1k8位=8k（bit）。 第5页，共41页，2022年，5月20日，15点12分，星期二大规模集成电路图9-1 ROM的结构 第6页，共41页，2022年，5月20日，15点12分，星期二大规模集成电路 图9-2 二极管掩膜ROM 第7页，共41页，2022年，5月20日，15点12分，星期二大规模集成电路9.1.1.2 固定ROM 固定ROM内部所存储的信息是由生产者在制造

4、时，采用掩模工艺予以固定的。图9-2表示了最简单的44位存储容量的二极管固定ROM，由图可知，2条地址线A1、A0经译码器译出4条字线（字选线）W3W0，每条字线存储4位二进制数D3D0（称为位线）。译码器采用二极管与门矩阵电路组成，并由片选信号CS控制。当CS=1时，译码器可工作，表示该片ROM 被选中，允许输出存储内容。存储体为一个二极管或门矩阵电路，每一位线（数据线）Di实质上为二极管或门电路，只有当Wi=1的字线上的二极管能导通，使该位数据输出Di=1。而Wi=1字线上无二极管的位线对应的输出数据Di=0。例如当地址码A1A0=00时，则W0=1，而W1=W2=W3=0，在字线W0上挂

5、有二极管的位线D3=D0=1，无二极管的位线D2=D1=0，这时输出数码为D3D2D1D0=1001；当A1、A0地址码改变后，则输出数码也相应改变，如表9-1中所示。 第8页，共41页，2022年，5月20日，15点12分，星期二大规模集成电路 固定ROM适用于产品数量较大或有特殊要求的少量产品，由于需要专门制作掩膜板，成本高且制作周期长，因此不经济。 表9-1 字线及其位输出 图9-3 三极管掩膜PROM存储单元 第9页，共41页，2022年，5月20日，15点12分，星期二大规模集成电路9.1.1.3 可编程ROM（PROM） 可编程ROM是用户根据需要，将需存储的信息一次写入PROM中

6、，一旦写入就不能再更改，故称可编程只读存储器，简称PROM (Programmble ROM)。 双极型熔丝结构的PROM存储单元的结构原理图如图9-3所示。出厂状态的存储矩阵中，字线和位线的各个交叉处，均以图9-3所示的三极管发射极及与位线相连的快速熔丝作为存储单元，熔丝通常用低熔点的合金或很细的多晶硅导线制成。在编程存入信息时，如果使熔丝烧断则表示存储单元信息为0，熔丝不烧断表示为1。 PROM可实现一次编程需要，由于熔丝烧断后，不能恢复，存储器中存储的信息已被固化，故只可写入一次。如果在编程过程中出错或研制过程中需要修改内容，只能更换新的PROM，给使用者带来不便。 第10页，共41页，

7、2022年，5月20日，15点12分，星期二大规模集成电路9.1.1.4 可擦除可编程ROM（EPROM） 可擦除可编程只读存储器也是由用户根据需要将信息代码写入存储单元内。与PROM不同的是，如果要重新改变信息，只需用紫外线（或X射线）或用电擦除原先存入的信息后，可再行写入信息。将可用紫外线擦除的只读存储器简称为EPROM(Erasable PROM)，也可称为UVEPROM；用电擦除的只读存储器称为EEPROM或E2PROM ( Electrically PROM )。 第11页，共41页，2022年，5月20日，15点12分，星期二大规模集成电路 EPROM集成芯片通常用于程序开发、样机

8、研制或者用于程序、数据经常变更的数字系统中，它是数字控制和计算机系统中不可缺少的数字器件。典型的EPROM存储器芯片型号、容量和引脚数如表9-2所示。 表9-2 典型的EPROM芯片 第12页，共41页，2022年，5月20日，15点12分，星期二大规模集成电路9.1.2 随机存取存储器（RAM） 随机存取存储器是一种随时可以选择任一存储单元进行存入或取出数据的存储器，由于它既能读出又能写入数据，因此又称为读/写存储器，简称RAM（Random Access Memory)。 RAM采用与ROM不同的电路结构，读写方便，使用灵活；缺点是一旦存储器断电，存储的数据信息全部丢失，所以不利于数据的长

9、期保存。9.1.2.1 RAM的结构 典型的RAM结构框图如图9-4所示，由地址译码器、存储矩阵和读写控制电路部分构成。 第13页，共41页，2022年，5月20日，15点12分，星期二大规模集成电路图9-4 RAM的结构 第14页，共41页，2022年，5月20日，15点12分，星期二大规模集成电路 （1）存储矩阵 它是由大量存储单元构成的，每个存储单元能存储着由若干位二进制数码组成的一组信息，存储容量用(字线数)（位线数）表示。存储单元在存储矩阵中排列成若干行、若干列。例如，存储容量为10241的存储器，其存储单元可排列成32行32列的矩阵。基本存储电路主要由RS触发器构成，其两个稳态分别

10、表示存储内容为“1”或“0”。 （2）地址译码器 地址译码器根据外部输入的地址，唯一地找到存储器中相应的一个存储单元，在读写控制器的配合下数据通过输入/输出（I /O）电路写入存储器或从存储器中读出。 第15页，共41页，2022年，5月20日，15点12分，星期二大规模集成电路 （3）读写控制器 读写控制器决定数据是按指定地址存入存储矩阵、还是从存储矩阵中取出。每个存储单元在读出数据时（ ）能维持原数据状态不变；而在写入数据时( )可以清除原存储数据，并输入新的数据。数据的输入输出通道是共用的，读出时作为输出端，写入时作为输入端。 （4）输入/输出（I/O）电路 输入/输出（I/O)电路是数

11、据进、出存储矩阵的通道。通常数据先经缓冲放大器放大再进入存储单元；输出数据经缓冲放大后输出。输入、输出缓冲器常采用三态电路，便于多片存储器的I/O电路并联，以扩展存储容量。 第16页，共41页，2022年，5月20日，15点12分，星期二大规模集成电路 （5）片选控制 ：对于大容量的存储系统，需要多片RAM组成，而在读写时只对其中一片进行信息的存取。片选控制 使该片选中时，才进行数据的读写操作，其余未被选中的各片RAM的I/O线呈高阻状态，不能进行读写操作。 RAM存储单元有双极型和单极型两种不同类型的电路，前者速度高；后者功耗低、容量大，在RAM中得到广泛应用。 第17页，共41页，2022

12、年，5月20日，15点12分，星期二大规模集成电路9.1.2.2 静态RAM集成芯片简介 典型的静态RAM集成芯片的型号、容量、引脚数如表9-3所示。 表9-3 典型RAM芯片 图9-5 2114静态RAM的外引线端子图 第18页，共41页，2022年，5月20日，15点12分，星期二大规模集成电路 2114静态RAM的存储容量为1K4位，其外引线端子如图9-5所示，外形为18脚双列直插式结构，地址线为A9A0，在片选信号 和读写控制信号 的控制下，信息由四条双向传输线I/O4I/O1进行写入或读出操作。 表9-4 2114静态RAM的工作方式选择 第19页，共41页，2022年，5月20日，

13、15点12分，星期二大规模集成电路9.1.2.3 RAM 存储容量的扩展 在计算机或数字系统中，有时需要存储器有较大的存储容量，而实际的单片存储器的存储容量是有限的。因此，在使用中可通过对存储器的字数和位数的扩展，将若干片存储器组合起来使用，以满足对存储容量的要求。 （1）位扩展方式 位扩展，就是用现有的RAM经适当的连接，组成位数更多而字数不变的存储器。 扩展方法为：将K片RAM 所有的地址线并联、读写控制端（ ）并联、片选端（ ）并联；每片的数据输入或输出（I/O）端各自独立，就可将一个m字n位RAM扩展为一个m字（nk）位RAM。图9-6所示电路即为用2114静态RAM扩展的1K16位R

14、AM。 第20页，共41页，2022年，5月20日，15点12分，星期二大规模集成电路 图9-6 RAM的位扩展 第21页，共41页，2022年，5月20日，15点12分，星期二大规模集成电路 （2）字扩展方式 字扩展，就是将RAM扩展为位数不变而字数更多的存储器。 扩展方法为：将K片RAM所有的地址线并联、读写控制端（ ）并联、每片的各数据输入/输出（I/O）端并联；片选端（ ）并联各自独立，并用一个由增加的地址端控制的铺助译码器来控制各片选端。这样，就可将一个m字n位RAM扩展位一个（km）字n位RAM。图9-7所示即为用2114静态RAM扩展的4K4位RAM。 第22页，共41页，202

15、2年，5月20日，15点12分，星期二大规模集成电路 图9-7 RAM的字扩展 第23页，共41页，2022年，5月20日，15点12分，星期二大规模集成电路 （3）字位扩展方式 将上述的字扩展和位扩展的方法结合起来，就可以实现字位的同时扩展。图9-8所示即为用2114静态RAM扩展的2K8位RAM。 图9-8 RAM的字位扩展 第24页，共41页，2022年，5月20日，15点12分，星期二大规模集成电路9.2 可编程逻辑器件 随着集成电路制造工艺和编程技术的提高，自20世纪70年代开始，出现了半定制的可编程逻辑器件PLD (Program- mble Logic Device)，其芯片内的

16、硬件结构和连线由厂家生产定制，用户借助EDA开发工具或编程器，对PLD进行编程，使之实现所需的组合和时序逻辑电路。 只读存储器（ROM）由“与矩阵”形式的地址译码器和“或矩阵”形式的存储体构成，因此ROM电路的输出可以用来表示组合逻辑电路的最小项“与或”表达式。利用这种方法构成的逻辑电路，不仅节约了门电路数目，并且还具有一定的保密性。目前，在ROM 基础上已开发出了多种层次的PLD产品，以满足产品开发的需要，尤其在多输入多输出变量场合获得广泛应用。表9-5列出了四种PLD器件的结构比较。 第25页，共41页，2022年，5月20日，15点12分，星期二大规模集成电路 表9-5 PLD器件结构分

17、类比较 第26页，共41页，2022年，5月20日，15点12分，星期二大规模集成电路 PLD器件的逻辑图通常采用简化表达方式，在门阵列中交叉点上的三种连接情况用图9-9所示的方式表示：其中，“”表示交叉点的固定连接，已由生产厂家连接好，用户不可更改；“”表示编程熔丝未被烧断，交叉点相连接,用户在编程时可将不需要的“”去掉；交叉点处没有“”表示编程溶丝已被烧断，交叉点是断开的。图9-10 是输入缓冲器的表示方式；对有多个输入端的与门、或门，采用图9-11 所示的简化画法，用一条输入线表示，凡是通过“ ”或“”与该输入线连接的信号都是该逻辑门的一个输入信号。 第27页，共41页，2022年，5月

18、20日，15点12分，星期二大规模集成电路图9-9 交叉点的连接 图9-10 输入缓冲器的表示 图9-11 逻辑门的简易画法 第28页，共41页，2022年，5月20日，15点12分，星期二大规模集成电路9.2.1 用PROM实现组合逻辑电路 PROM是由固定的硬线连接的“与阵列”和交叉点全由熔丝连接的可编程“或阵列”组成的与或逻辑阵列，PROM的内部结构可简化成图9-12(a)所示的逻辑阵列。图中，每个与门有四个输入端，共有24 =16种可能的组合，对应于输入变量所有的最小项；输出字长为四位，共有164=64个独立的可编程点。 因为，任一逻辑电路的功能均可用最小项之和表达式（与或表达式）表示

19、，因此，可以利用PROM实现组合逻辑电路的设计。 第29页，共41页，2022年，5月20日，15点12分，星期二大规模集成电路 例9-1 用PROM设计一个将四位8421BCD代码转换为格雷码的逻辑电路。 解：首先可列出代码转换表（真值表），如表9-6所示。 根据表9-6可写出用最小项表示的格雷码输出逻辑表达式： G3=m8+m9+m10+m11+m12+m13+m14+m15 G2=m4+m5+m6+m7+m8+m9+m10+m11 G1=m2+m3+m4+m5+m10+m11+m12+m13 G0=m1+m2+m5+m6+m9+m10+m13+m14 将8421BCD码作为PROM的输入

20、，最小项mi即为其固定“与阵列”的输出，根据格雷码输出逻辑表达式对PROM的“或阵列”进行编程，在“或阵列”输出端即可得到输出的格雷码，如图9-12(b)所示。 第30页，共41页，2022年，5月20日，15点12分，星期二大规模集成电路 表9-6 例9-1的代码转换真值表 第31页，共41页，2022年，5月20日，15点12分，星期二大规模集成电路图9-12 PROM实现格雷码转换 (a)PROM的简化结构图 (b)PROM实现格雷码转换 第32页，共41页，2022年，5月20日，15点12分，星期二大规模集成电路9.2.2 可编程逻辑阵列器件（PLA）9.2.2.1 PLA的结构 P

21、LA与一般ROM电路比较，其共同点是：均由一个“与阵列”和一个“或阵列”组成。 其不同点在于它们的地址译码器部分：一般ROM是用最小项来设计译码阵列的，有2n 条字线，且以最小项顺序编排，不得随意改动；而PLA采用可编程的“与阵列”作为其地址译码器，可以先经过逻辑函数的化简，再用最简与或表达式中的与项来编制“与阵列”，而PLA的字线数由化简后的最简与或表达式的与项数决定，其字线内容根据逻辑函数是“可编排”的。 第33页，共41页，2022年，5月20日，15点12分，星期二大规模集成电路9.2.2.2 用PLA实现组合逻辑电路 现在仍以例9-1为例，说明用PLA实现组合逻辑电路的方法。 根据表

22、9-6所示的格雷码转换表，经化简可以写出格雷码输出表达式： 根据上述表达式，可以画出PLA的“与阵列”，然后由各最简与或表达式中的或项，画出PLA的“或阵列”，如图9-13所示。 第34页，共41页，2022年，5月20日，15点12分，星期二大规模集成电路 比较可见，用PROM实现此电路需要存储容量为164=64 bit，而PLA实现此电路仅需要存储容量为74=28bit。 图9-13 PLA实现组合逻辑电路 图9-14 TIFPLA839的外引线端子图 第35页，共41页，2022年，5月20日，15点12分，星期二大规模集成电路 图9-14所示为TIFPLA839（三态输出）的PLA器件

23、外引线端排列图。它有14个输入端（Ii），每个输入端又通过门电路转化为两个互补输入端，分别表示输入信号的原变量和反变量；有6个输出端（Oi）； 、 为使能端，低电平有效，即当 、 均为0时，器件可工作，否则，输出端均呈高阻状态，故称为三态输出。每一个输出的与或式中的与项可达32项，而每一个与项最多可由14个输入变量相与组成最小项。PLA的规格一般用输入变量数、“与阵列”输出线数（相当于字线）、“或阵列”输出线（相当于位线）三者的乘积表示，TIFPLA839规格可表示为14326。 第36页，共41页，2022年，5月20日，15点12分，星期二大规模集成电路9.2.3 可编程阵列逻辑器件（PA

24、L） PLA器件的“与阵列”和“或阵列”均是可编程的，因此使用比较灵活，但用其实现简单逻辑函数时显得尺寸过大，价格较高。 如果在PLA 器件的基础上，将“或阵列”中相或的与项数固定，“与阵列”允许用户编程设置，这种逻辑器件称为可编程阵列逻辑器件，简称PAL。 第37页，共41页，2022年，5月20日，15点12分，星期二大规模集成电路 图9-15表示了PAL的基本结构。其中Y0Y5 所表示的与项是可编程的，而O0=Y0+Y1、O1=Y2+Y3、O2=Y4+Y5、的“或阵列”是固定的，输入信号Ii由输入缓冲器转换成有互补的两个输入变量。这种PAL电路只适用于实现组合逻辑电路，且输出的与或函数中，与项的个数不能超过“或阵列”所规定的数目，PAL现