软件无线电中采样率转换的(毕业设计)

1、 西南科技大学本科生毕业论文 iv软件无线电中采样率转换的fpga实现摘要：随着软件无线电的不断发展，采样率转换技术成为了软件无线电硬件平台的关键技术。利用该技术处理不同标准和速率的信号，使其能够在同一个硬件平台上实现不同速率的信号传输。合理的设计和实现采样率转换系统，是目前软件无线电领域研究的重点和难点。本文详细阐述了软件无线电中采样率转换系统的理论知识，提出了基于fpga的采样率转换的整体设计方案，对两大核心模块：测试源模块和多速率处理模块进行了详细的设计。在本方案中，测试源模块采用直接数字频率合成（dds）技术，以ise软件为平台，设计一个频率为2mhz、采样率为160mhz的正弦波。多

2、速率处理模块利用matlab和ise软件，完成了多速率处理模块中cic抽取滤波器和hb抽取滤波器的详细设计，并对各个滤波器的功能进行仿真。最后在matlab和ise软件中分别对总体方案进行simulink仿真和modelsim仿真，实现对测试信号进行8倍的抽取，输出采样率为20mhz、频率仍是2mhz的无失真正弦波。文末给出了设计过程中遇到的问题以及对问题的分析处理结果。关键词： 采样率转换；dds技术；cic滤波器；hb滤波器；fpga；sample rate conversion implemented with fpga in software radioabstract: with t

3、he development of software radio, sample rate conversion technique plays a significant role in the hardware platform of software radio. using this technology to deal with signal of different standards and rates can achieve signal sample rate conversion and signal transmission on the same hardware pl

4、atform .calculating and implementing a sample rate conversion system reasonably is important and difficult for designer in the field of software radio.expounding the basic theory of sampling rate conversion of software radio system,this paper proposes the overall design scheme of sample rate convers

5、ion which is based on fpga ,and the test source signal module and multi- rate processing module are discussed in detailin this design, the test source signal ,a sine wave with frequency of 2mhz and sample rate of 160mhz, is designed in ise software, adopting direct digital synthesis (dds) technology

6、. in multi-rate processing module, the cic decimation filter and hb decimation filter are designed in detail, whose functions are emulated in ise and matlab software. finally, output signal is converted into a undistorted sine wave with frequency of 2mhz and sample rate of 20mhz via the simulink emu

7、lation and modelsim emulation which are completed in ise and matlab software. at the end of the thesis, it discusses the analysis and solution results to the problems, which are emerged in the design.key words: sample rate conversion, dds technique, cic filter; hb filter ,field programmable gate arr

8、ay(fpga) 目 录第1章 绪 论11.1选题的背景及目的意义11.1.1课题研究背景11.1.2 课题研究的目的及意义11.2 多速率信号处理和实现方法21.2.1多速率信号处理21.2.2多速率信号处理实现方法21.3 设计指标和关键技术31.4 本文主要内容3第2章 方案论证42.1 系统设计思想42.2 系统方案论证42.2.1 正弦波发生器模块42.2.2 多速率处理模块5第3章 系统设计相关原理63.1 信号抽取原理63.2 高效滤波器73.2.1 cic滤波器73.2.1.1 单级 cic83.2.1.2 多级 cic103.2.2 hb滤波器123.2.3 fir滤波器14

9、3.2.3.1 fir滤波器原理143.2.3.2 fir的fpga实现结构153.3 直接数字合成（dds）技术16第4章 系统总体设计和核心模块设计184.1 多速率系统方案总体设计184.1.1 多速率系统总结构184.1.2参数计算184.2 核心模块设计194.2.1 dds模块设计194.2.2 cic滤波器设计214.2.2.1积分模块214.2.2.2抽取模块224.2.2.3梳状模块234.2.2.4cic参数计算234.2.3 hb滤波器设计25第5章 系统 fpga 硬件代码设计和仿真295.1测试源文件295.2 cic抽取滤波器仿真295.3 hb抽取滤波器仿真325

10、.4多速率系统仿真34结 论37致 谢38参考文献39附录1：fpga设计顶层原理图41附录2：dds 测试源verilog hdl代码42附录3: cic抽取滤波器verilog hdl代码44附录4: hb抽取滤波器verilog hdl代码48附录5: matlab 产生rom程序55附录6: cic 抽取滤波器m文件56 西南科技大学本科生毕业论文 第1章 绪 论1.1选题的背景及目的意义1.1.1课题研究背景软件无线电是一种新型无线通信技术，其中心思想是：构造一个具有开放性、标准化、模块化的通用硬件平台，将各种功能，如工作频段、数据格式、调制解调类型、加密模式、通信协议等用软件来完成

11、，并使宽带a/d和d/a转换器尽可能地靠近天线，以研制出具有高度灵活性和开放性的新一代无线通信系统1。随着数字信号处理的不断发展，对信号的处理和存储、编码和传输等的工作量越来越大。为了减少计算工作量、节省存储空间，在一个信号处理系统中经常需要做不同的采样处理，以及在这些不同采样率信号之间进行采样率转换。在这种需求下，多速率数字信号处理技术应运而生，并逐渐发展起来。采样速率转换是数字信号处理领域一个重要的组成部分，即要求该数字系统在多采样率状态下也能很好地工作。多速率信号处理产生于20世纪70年代2，具有重要的理论价值和工程价值。近10年来，大规模集成电路的不断发展以及a/d、d/a采样率的不断

12、增高，促使多速率数字滤波器和滤波器组在很多领域得到了广泛的应用，如数字音频处理、语音处理、数字通信、频谱分析、子带编码、图像压缩、模拟语音保密系统、雷达系统和天线系统等。随着无线通信、信号处理技术和fpga相关技术的发展，多速率信号处理将有很好的发展前景。1.1.2 课题研究的目的及意义随着软件无线电的发展，多速率信号处理技术成为了软件无线电中的关键技术。在多标准化的数字通信接收机系统中，进行采样率转换的目地是为了将天线上接收到的、经adc采样频率数字化的信号进行转换，以方便在现有的dsp处理器上进行处理3。因此多速率信号处理技术成为了软件无线电硬件平台所必须的基本功能。怎样合理的设计和实现信

13、号采样率的转换，已成为目前软件无线电领域中研究的重点及难点。通过该课题可以研究多速率信号处理的基本理论和实现方式；掌握用fpga进行系统设计的基本流程；研究正弦信号发生器的相关理论及其fpga实现方法；掌握设计抽取滤波器组：cic和hb滤波器，并学会使用matlab软件进行仿真和fpga实现。1.2 多速率信号处理和实现方法1.2.1多速率信号处理在很多情况下，抽样率是固定值，即系统采用一个固定的抽样频率。但是，有时会遇到抽样率的变换问题，即要求系统工作在“多抽样率”情况下4：例如，语音、视频、数据等多种媒体的传输，它们的频率不尽相同，抽样率自然也不同，必须进行抽样率的转换；又如，为了降低由于

14、抽样率太高而引起的数据冗余，则需要降低抽样率；再如，当两个数字系统的时钟频率不同时，如果信号要在这两个系统中传输，为了方便对信号进行处理、编码、传输和存储，则需要根据时钟频率对信号的抽样率进行转换；还有，在同一种处理算法中的不同部分如果采用了不同的抽样率，会使处理更加有效，等等。上面各种应用中，有的要求要用到抽样率的转换，有的要求系统工作在多抽样率状态。在人们不断的研究过程中，逐渐意识到了“多速率数字信号处理”的重要作用。多速率信号处理作为软件无线电系统中的基础理论，有着举足轻重的地位。该技术通过内插和抽取改变数字信号的采样速率，以达到软件无线电系统中不同模块对信号速率的不同要求，是数字下变频

15、和数字上变频的重要技术5。它的优势在于可以降低系统实现的复杂度和计算复杂度，还可以降低传输速率，以及减少存储量等等。1.2.2多速率信号处理实现方法实现抽样率的转换从概念上讲，有两种方法。一种方法,是先把离散时间信号(序列)经过d/a变换器转换成模拟信号，再经a/d变换器对以另一个采样率抽样。但是，经过d/a和a/d变换后，会引入失真和产生量化误差，影响精度2；另一种方法，是直接在数字域对已抽样信号(序列)作抽样率的变换，得到新的抽样信号，而不必将信号在数字域和模拟域之间不断变换。因此，人们采用数字方法来变换抽样率。多速率信号处理主要有两种基本处理方法：抽取和内插。减小抽样率的过程称为信号的“

16、抽取”，也称“抽样率压缩”；增加抽样率的过程称为信号的“插值”，也称“抽样率扩张”4。但是对于一个限带信号，并不能随意的抽取和内插。因为抽取可能产生混叠，内插会产生镜像，所以需要在抽取前进行抗混叠滤波，在内插后进行抗镜像滤波6。单纯的抽取和内插比较简单，所以更加关键的部分是进行信号抽取前滤波器的设计以及信号内插后滤波器的设计。在本设计中，要实现的是采样率的降低，因此在设计过程中只需要考虑抽取前滤波器的设计。1.3 设计指标和关键技术本课题设计指标：写一个用于测试系统的源（一个频率为2mhz正弦波），要求采样率为160mhz。经过抽取滤波器进行降速和要求得到采样率为20mhz、频率仍是2 mhz

17、的无失真正弦波。分别要求matlab的仿真和vhdl（verilog hdl）的实现。主要涉及的关键技术：正弦信号发生器的相关理论和fpga实现方法信号的抽取理论抽取滤波器的设计。其中，抽取滤波器的设计为本设计中的难点和重点。1.4 本文主要内容本文主要介绍了软件无线电中采样率转换的fpga实现的设计。主要从选题背景、信号抽取原理介绍、总体方案论证、子模块设计和总体方案验证这五个方面来阐述，组织结构如下：第一章首先介绍选题背景和意义，然后将本系统实现中涉及到的相关技术进行简要介绍。第二章详细阐述信号抽取原理和高效滤波器原理，为设计奠定基础。第三章进行方案的比较和选择，通过对各个模块的不同实现方

18、法进行分析，选择最佳实现方案，同时还介绍了各个模块的功能和设计指标。第四章介绍子模块设计，详细阐述了各个模块的设计方法和注意事项。包括dds模块、cic模块和hb模块的设计。第五章进行系统验证，给出了dds正弦波产生模块、cic抽取模块，hb抽取模块和系统级性能仿真。对设计指标进行验证，通过结果分析系统性能。第2章 方案论证2.1 系统设计思想本设计中，首先需要设计一个产生正弦信号的模块，用做测试源，用于实现采样率的转换。由于直接数字频率合成方法具有相对带宽宽、频率转换时间短、频率分辨率高的特点，因此，可以采用直接数字频率合成（dds）技术设计正弦信号产生模块。利用fpga能输出较高质量的信号

19、，虽然达不到专用dds芯片的水平，但信号精度误差非常小，能满足大多数信号源要求7。在本设计中，首先用verilog hdl语言设计一个dds模块，由该模块产生一个频率为2mhz、采样率为160mhz的正弦波。然后将此测试源进行多级抽取滤波，得到采样率为20mhz、频率仍是2mhz的正弦波。2.2 系统方案论证2.2.1 正弦波发生器模块通常，模拟信号生成技术包括直接模拟合成（das）和锁相环（pll）方法。das将不同晶体的频率进行混频并/或利用它们的谐波来产生各种频率。这在某种程度上是一种理想的情况，因为一方面要保证本地振荡器的谐波能力，另一方面还要保证晶振振荡器的稳定度和纯度。das器纯度

20、很高，并且还能保证优于-80db的低杂散输出，甚至在0.120us的范围内具有快速切换能力。但是，das器要受到体积、功耗和成本的限制，这使得它很难应用于便携式设备。pll采用的是跟踪参考频率的反馈机制，它由一个压控振荡器（vco）、一个相位检测器、多个分频器和一个环路滤波器组成8。pll合成器能够以较低的成本提供较高的频率分辨率和非常低的杂散输出，但它达不到和das器一样低的相位噪声电平。此外，pll合成器自身的频率切换时间也比较慢。dds不仅解决了与das和pll技术相关的多数问题，而且dds具有低成本、低功耗、高分辨率和转换时间短等优点。此外，dds系统的基本结构比较简单，并且易于实现。

21、因此，dds系统被广泛地应用到数字通信系统中。dds系统有2种基本的实现方法8。第一种方法称为只读存储器查找表（rom lut）法，该方法可以用来产生正弦波信号。将正弦波形的抽样值存放在rom中，通过一个dac周期地进行输出从而产生输出波形。采用这种方法不仅可以生成任意波形，而且可以得到很比较高的频谱纯度。第二种方法是脉冲输出直接数字合成（po dds）法，这种方法使用一个相位累加器得到周期性脉冲，进而根据这些脉冲产生其他波形。这种dds方法生成脉冲、锯齿或矩形波形。其他波形要通过这些基本波形来产生。在实际应用中，只读存储器查找表法最具有价值，应用最广泛，因此，本设计中采用该方法设计正弦波信号

22、产生模块。2.2.2 多速率处理模块目前为止，对于多速率处理系统，软件无线电还没有一种规范统一的做法。一般来说，实现多速率处理主要有三种做法。多速率处理系统中的滤波器都使用fir滤波器，结合抽取器或内插器来实现采样率的转换。多速率处理系统中的滤波器使用cic滤波器，fir滤波器，结合抽取器或内插器来实现采样率的转换。现阶段最为常用的方法是将多速率处理系统中的滤波器使用cic滤波器，hb滤波器，fir滤波器，结合抽取器或内插器来实现采样率的转换。第一种方法可以使系统的滤波性能达到最优化，但是如果全部使用fir滤波器，不但对硬件资源要求很高，而且在运算处理时也耗时。因此，从现阶段硬件的处理速度来看

23、，还不太可能出色的实现。即使实现了，成本也非常昂贵。因此第一种方法虽然理论可行，但是没有多大的工程价值；第二种方法适用于抽取倍数不大的情况，因为如果系统抽取前的抗混叠滤波任务都由cic滤波器完成，由于cic本身的一些特性，当抽取倍数过大的时，cic的通带纹波会很大，滤波效果会受到影响；第三种方法称为“大三级结构9”，它保留了cic滤波器，但是并没有把全部抽取滤波的任务交给cic滤波器，而是根据一定条件下cic的抽取极限，当抽取倍数d大于cic的抽取极限时，就采用hb滤波器和2倍抽取器，最后再用一级fir滤波器进行精确滤波，滤掉无用的信号。从以上分析可以看出，第三种方法既节省了硬件资源又得到优良

24、的滤波效果，因此得到了广泛的推广和应用。经过上述分析，本设计中采用的采样率转换的原理框图如图2-1所示。dds模块模块fir低通滤波模块（可选）hb抽取滤波器模块cic抽取滤波器模块 多速率 处理模块 图2-1 系统原理框图第3章 系统设计相关原理经过第二章的方案论证，对总体方案有了初步的了解。下面将对系统设计中所涉及的原理进行阐述。3.1 信号抽取原理当连续时间信号的奈奎斯特频率（，为信号最高频率）远远小于信号的抽样频率时，即时，信号的抽样数据量太过庞大，有冗余。使后面的滤波器设计难度增加，运算量也会加大。为了方便数据的处理和计算，就需要降低数据量，即需要对信号进行抽取，也称为下采样。每隔d

25、-1个（d为整数）对数据序列进行抽取，称为整数倍抽取，d为抽取因子。作d取1的抽取得到，这种操作的原理框图如图3-1所示。图3-1抽取器原理框图一般来说，如果原序列的抽样频率满足奈奎斯特抽样定理，即，就不会产生频率响应的混叠失真。当再作d倍的抽取时，只要将原序列的一个周期的频谱限制在范围内，则抽取后的信号的频谱就不会产生混叠失真。换句话说，只要原信号的抽样频率满足，当再做d倍的抽取时，信号的频谱就不会产生混叠。为了不发生混叠失真，在做抽取之前，通常都要先对原信号作防混叠低通滤波。并且，此滤波器的通频带为，经过这样限制信号频带后，再抽取，就不会产生混叠失真现象了。图3-2为加入防混叠滤波器的d取

26、1抽取器的原理框图，它是抽取器的最一般表示方法。图3-2 一般抽取器系统的框图其中，防混叠低通滤波器的理想频率响应为 ，即： (3-1)设用来逼近的实际滤波器的单位冲激响应为，其频率响应为。利用，则输入和中间输出的关系为： (3-2)经抽取后的序列为，则有： (3-3) 3.2 高效滤波器在数字信号处理中，理论上为了满足通带内线形相位、较好的通带容差和阻带衰减，一般会使用fir滤波器。但是，当信号采样率fs比信号带宽b大很多时,要设计一个比较精确的fir滤波器是挺困难的。此时设计出的fir滤波器的阶数n会很大。n值太大主要会带来两个问题：第一，信号经过滤波器的时间会变得比较长，即增加了延时；第

27、二，硬件实现时，n值每增加1个也会多使用一个乘法器，这会导致硬件资源消耗急剧增加。因此，为了解决上述两个问题，就有必要寻找高效的滤波器。采用高效滤波器，既可以节省后续运算量也可以节省硬件资源。高效滤波器比较常用的是以下三级结构：cic，hb，fir。cic放在第一级，作为大倍数抽取前的抗混叠滤波，但是如果抽取倍数过大时，设计出来的cic的综合指标达不到应有效果。此时可以适当降低cic滤波器的抽取倍数，剩下的冗余量留给hb抽取，当采样率下降到设计指标时，就可以直接进入fir滤波了10。整个采样率转换系统的带宽主要是由fir滤波器决定的，它们各自的滤波作用如下：cic主要是进行粗略滤波；由于hb具

28、有良好的阻带抑制能力，它的作用主要是用来抑制cic不能滤除的阻带信息；fir主要是实现精确滤波，它的作用是尽量保证只让有用的信号进入系统，因此过渡带需要尽可能地窄。3.2.1 cic滤波器 cic滤波器（cascade integrator comb, cic）由hogenauer引入的“级联积分梳妆”滤波器，因此也被称为hogenauer滤波器，是高效滤波器之一。该滤波器是在高速抽取或者插值系统中非常有效的单元11，它结构简单， 处理速度快，最大的优点是不需要进行乘法运算，并且可以对高速数据流进行低通滤波，当抽取因子不是2的幂次倍时也可以进行抽取处理。通常，都将它用在多级抽取的第一级，完成较

29、大倍数的抽取。3.2.1.1 单级 cic cic滤波器的冲激响应满足如式（3-4） (3-4)移位寄存器移位寄存器移位寄存器移位寄存器求和其中，d为cic滤波器的阶数，也称为抽取因子。可以看出，cic其实是fir滤波器的一种特殊情况。从式（3-4）得知，cic滤波器是系数全为1的fir滤波器，因此一个4阶cic滤波器的fir形式的实现原理框图如图3-3所示。从该结构图中可以看出，cic滤波器没有乘法器，因此在实现上也节省硬件资源。但是，当滤波器的阶数不断增大时，这种结构也会出现弊端。随着d的增大，移位寄存器数量将会跟着增加，滤波器的延时就会增大。而且，d越大，该结构中加法器的数量就越多，需要

30、用到的加法器个数大致为。图3-34阶cic滤波器的fir形式结构图根据z变换的定义，单级cic滤波器的传递函数为 (3-5)令 (3-6) (3-7)这里，称h1(z)为积分滤波器，h2(z)为梳妆滤波器。如果按照h1(z) h2(z)级联的的形式来实现的话，其原理图如图3-4所示：图3-4cic积分梳妆级联结构积分滤波器是一个单极点的iir滤波器，其反馈系数为1，时域状态方程如下： (3-8)其频率响应为 (3-9)梳妆滤波器的时域状态方程为： (3-10)其频率响应为 (3-11)单级cic滤波器的频率响应为 (3-12) (3-13)单级cic滤波器的幅频特性： (3-14)如图3-5，

31、 区间为其主瓣，其他区间称为旁瓣。从图中可以看出，当频率不断增大时，旁瓣电平会不断减小。单级cic当时，主瓣电平为 (3-15)当时，第一旁瓣电平为 (3-16) 图3-5cic幅频响应图 此时，当d1时 (3-17)它与主瓣电平（d）的比值为 (3-18)可见单级cic滤波器旁瓣电平还是比较大的，只比主瓣衰减了13.465db，因此可以得知该滤波器的阻带衰减较差。一般说来，滤波器的阻带衰减应该达到50db左右12。因此，单级cic的实际用途不大。但是可以采用多级级联的办法来提高阻带衰减。在实现单级cic滤波器时，通过nobel恒等式，可以把原本在cic滤波器之后的抽取器放到积分器和梳状滤波器

32、的之间，经过变换后的cic滤波器实现原理图如图3-6所示。这个结构的好处在于，只用改动参数d就可以实现任意整数倍抽取，非常方便。图3-6cic实现原理图3.2.1.2 多级 cic 由于单级cic滤波器对旁瓣抑制差，因此，为了提高阻带衰减，必须通过多级级联来实现。如图3-7所示，cic工作在非常高的速率可以通过noble恒等式得到工作在低速率的cic滤波器13，其中，图(a)为3级cic抽取滤波器，(b)是经过整合后的cic抽取滤波器结构，（c）是经过noble变换的等效cic滤波器结构。经过noble变换的cic抽取滤波器被称为hogenauer抽取滤波器。从中可以看出，该结构的滤波器最容易

33、实现且占用资源少。 (a)3级cic抽取滤波器 (b)经过重排的3级cic抽取滤波器 (c)3级hogenauer抽取滤波器图3-7不同滤波器的设计一个n级cic滤波器的z域传递函数如下： (3-19)n级cic滤波器的频率响应为 (3-20) (3-21)n级cic滤波器的频率响应函数为 (3-22) (3-23) (3-24)n级cic滤波器的幅频特性为 (3-25)n级cic滤波器，当时，主瓣电平为 (3-26)当时，第一旁瓣电平为 (3-27)此时，当d1时 (3-28)它与主瓣电平的比值为 (3-29) 一般说来，阻带衰减大于50db就可以了。计算得知，当n=4时，为53.86db，

34、当n=5时，为67.325db。3.2.2 hb滤波器 半带滤波器有如下特性14：1)半带滤波器的冲激响应h(n)为实数，且为偶对称，即h(n)=h(-n)，长度n=2l+1为基数，其冲激响应满足式(3-30) (3-30)可以看出，半带滤波器的冲激响应h(n)除了零点不为零，在其余偶数点处全为零，所以当采用半带滤波器来实现抽取时，只需一半的计算量，计算率较高，特别适合实时处理。2)半带滤波器（hb）是一种特殊的fir滤波器，在归一化数字频率表示中，其频率响应满足以下关系： (3-31)其中，为通带截止频率，阻带截止频率。上式说明阻带宽度()与通带带宽是相等的，通带和阻带的波纹系数也是相等的，

35、如图3-7所示：图3-7hb幅频响应图hb滤波器主要有如下性质： (3-32) (3-33) (3-34)图3-8hb抽取前后频谱混叠图图3-7中的hb滤波器，在有一定过渡带，因此，hb滤波器并不满足抽取无混叠条件，必然会产生混叠。假设有一个全频信号x(n)，经过hb滤波器，2倍抽取前和抽取后的频谱混叠图3-8所示。从图中可以看出， 0到的区间内，只有区间是不混叠的，而在区间内是有混叠的，因此，在这一频段的信号经2倍抽取后是无法恢复的，但是如果信号的频带全在内，是可以恢复的15。所以，如果信号处于hb滤波器的通带内，滤波后再作抽取是安全的。从hb滤波器的幅频特性可以看出一级hb滤波器只能用做2

36、倍抽取前得抗混叠滤波，如果要实现2的n次幂抽取，就必须采用多级级联的方式。3.2.3 fir滤波器 数字滤波器主要分为有限冲激响应滤波器fir和无限冲激响应滤波器iir两类。在多速率信号处理中，由于fir滤波器具有线性相位和稳定性等优点，该滤波器得到了广泛的使用，其滤波器的设计也日趋成熟。3.2.3.1 fir滤波器原理假设n阶fir滤波器的冲激响应函数为h(n)，其频率响应为 (3-35)其z域的传输函数形式为 (3-36)可以看出，fir滤波器只在原点存在极点，因此，fir滤波器具有很好的稳定性。按照对称方式的不同4，可以将fir滤波器分为以下4种：h(n)为偶对称,且n为奇数 (3-37

37、)h(n)为偶对称,且n为偶数，不适合做高通滤波器 (3-38)h(n)为奇对称,且n为奇数，不适合做高通和低通滤波器 (3-39)h(n)为奇对称,且n为偶数，不适合做低通滤波器 (3-40)当数字系统设计的时，应用最多的是满足线性相位的fir滤波器。冲激响应对中心点偶对称是线性相位的fir滤波器的必要条件，即满足以下式子 (3-41)在以上所述的4种形式的fir滤波器中，前两种形式的fir滤波器满足线性条件。不论n是奇数还是偶数，滤波器的相位特性均可以表示为 (3-42)求和r1rn-1r0rn乘法器乘法器乘法器3.2.3.2 fir的fpga实现结构图3-9fir滤波器的串行改进结构fi

38、r滤波器的实现结构有多种方法，应用最多的是串行结构，并行结构和分布式结构。采用串行结构来实现时所使用的硬件资源较少，因此，本设计中采用串行结构实现fir滤波器，由于fir滤波器具有对称系数，因此可先进行加法运算，然后把结果在进行串行乘累加运算。改进的串行结构图如图3-9所示。 3.3 直接数字合成（dds）技术dds的工作原理16为：在参考时钟的驱动下，相位累加器对频率控制字进行线性累加，得到的相位码对波形存储器寻址，使之输出相对应的幅度码，经过a/d转换得到相应的阶梯波，最后再使用低通滤波器进行平滑滤波，得到所需频率的波形，其结构如图3-10所示。图3-10 dds的结构框图相位累加器由n位

39、加法器和n位累加寄存器级联组成，结构如图3-11所示。每当来一个时钟脉冲，加法器就将频率控制字k与累加寄存器输出的数据相加，并且把相加后的结果送到累加寄存器的数据输入端。此时，累加寄存器将加法器在上一个时钟脉冲作用后所产生的新相位数据反馈到加法器的输入端，以便加法器在下一个时钟的作用下继续与频率控制字相加。这样，在时钟脉冲的作用下，相位累加器不断地对频率控制字进行线性累加。图3-11 dds相位累加器由此可以看出，每个时钟脉冲到来时，相位累加器就会把频率控制字累加一次，相位累加器输出的数据就是合成信号的相位，相位累加器的溢出频率就是dds输出的信号频率。将相位累加器输出的数据作为波形存储器（r

40、om），经查找表查出，完成相位到幅值的转换。dds模块的输出频率和系统工作频率、相位累加器比特数n及频率控制字k相关，三者的数学关系为： (3-43)它的频率分辨率，即频率的变化间隔： (3-44)第4章 系统总体设计和核心模块设计4.1 多速率系统方案总体设计4.1.1 多速率系统总结构在第二章方案论证中，分析了三种实现方案，最终决定该系统采用cic滤波器，hb滤波器、fir滤波器和抽取器实现。多速率系统的第一级通常为cic滤波器抽取，由于它没有乘法器，只有加法器和寄存器，非常适合大倍数的抽取。所以原则上把总抽取倍数的80%的抽取任务都交给cic完成。第二级hb滤波器抽取，使用该滤波器的原因

41、在于与常规fir滤波器相比，hb节省一半的硬件资源，更重要的是它的阻带抑制比cic好。将cic和hb相结合就可以发挥各自的优点，更好的实现抽取滤波。而最后一级采用fir滤波器的目的在于精确滤波，通常fir滤波以后不用再抽取了。fir要严格按照信号的带宽设计。该系统的多速率处理模块原理框图和原理图分别如图4-1、4-2所示：图4-1 多速率处理模块原理框图图4-2 多速率处理系统原理图4.1.2参数计算假设码元率为r(bps)的二进制信号，那么，其基带信号s所含有的最大带宽b为 (4-1)定义采样率fs与s的最大带宽b的比值为c，其表达式如下 (4-2)多速率系统能够将a/d器件输出数据的c值变

42、小。通常，从a/d器件输出的数据的c值比较大，在通过多速率处理系统后， c值会变小，即的值变小了。对于每一种速率，都应该明确计算如下表中所示的参数，并根据表4-1的参数计算表4-2的参数。表4-1给定的参数表参数类型码元速率基带信号带宽a/d采样率符号rbfs单位bpshzsps解释每秒发送的码元个数在数值上b=r每秒多少个采样值表4-2需要计算的的参数表参数类型符号单位解释输入信号采样率fssps每秒多少个采样值理论输出采样率fsdsps每秒多少个采样值总抽取倍数d倍d= int(fs/fsd)cic抽取倍数d1倍d=d1*d2hb抽取倍数d2倍d=d1*d2本设计中，输入信号采样率为160

43、m，输出采样率为20m。总抽取倍数=8，由前面的分析可知，cic用来实现较大倍数的抽取，hb更适合用于2倍的抽取。因此，本设计中，用cic抽取滤波器实现4倍的抽取，hb抽取滤波器实现2倍的抽取。4.2 核心模块设计4.2.1 dds模块设计由第三章的理论阐述得知，dds由相位累加器、相位加法器、正弦波形存储表组成。分析dds的工作原理可以看出，无论是波形存储表的深度还是字节内的比特数，对dds的性能影响都很大，都是dds的关键参数14：1)正弦波形存储器的地址数决定了相位量化误差，一个n位的相位累加器对应相位圆上2n个相位点，其最高分辨率为 (4-3)2)每个地址对应的比特数决定了幅度量化误差

44、，每个地址对应的比特数越多，量化误差越小，dds的性能越高，但rom表占用的资源也会随之增高。dds模块的输出频率、系统工作频率、相位累加器比特数n及频率控制字k的数学关系为： (4-4)累加器的字长决定了dds的频率精度，但由于受存储容量的限制，为了有足够高的频率分辨率，累加器的位数要足够大。要提高分辨率17，可以增大位数n，也可降低时钟频率，由于位数n的增大会使耗费的时间变长，因此，在保证输出频率的基础上，可以通过降低参考频率来提高分辨率。如果直接将累加器的输出结果作为正弦查找表的输入地址，正弦查找表将会变得很长，这样会浪费存储资源。为了解决存储器容量过大的问题，并不是将n位相位累加器全都

45、用来寻址rom。相反，只是取其中的高m位来寻址rom，而把低(n-m)位舍去，同时保留累加器中所使用的位数。这种方法称作相位截断。经过理论分析，本设计中采用32位的相位累加器，地址线采用高10位。由式（4-4）可以看出，只要知道其中的任意三个，就可以得到另一个的值。经计算得，当要输出频率为2m的正弦波时，频率控制字k=53687091。该dds模块的框图如图4-3所示。图4-3 dds模块框图在本设计中，需要借助matlab生成rom中的定点正、余弦波形数值，形成.coe文件并加载到块rom中。整体过程16主要分为下面3步：1.利用matlab计算正、余弦波形的浮点值，将数值量化成16bit的

46、定点波形数值。详细代码见附件4。2.产生.coe文件在c盘根目录下，将由步骤一存储的cos_coe.txt和sin_coe.txt的后缀改成.coe，把每一行之间的空格替换成“，”，并在最后一行添加一个分号“；”。最后在文件的最开始添加下面两行：memory_initialization_radix=10;memory_initialization_vector=;然后保存退出。3.将coe文件加载到blockrom所生成的rom中新建一个blockram的ip core，其位置为memeries&storage elements rams&roms block memory generato

47、r v2.7，在第一页选择single port rom，在第二页选择位宽为16、深度为1024，在第三页下载.coe文件，然后双击finish，完成ip core的生成。4.2.2 cic滤波器设计在第三章中已讨论过， cic滤波器结构主要由三部分构成：积分模块，抽取模块，梳妆模块。现就此三个模块的具体设计和注意事项进行相关阐述。设计cic抽取滤波器时，主要需要考虑的参数有抽取因子d，级数n，数据位宽，内部寄存器位宽,带内纹波，阻带衰减。n级cic抽取滤波器的实现结构图如图4-4所示。其结构表面上看来比较复杂，但实际上只有前述的三个核心模块17：积分模块，抽取模块，梳妆模块。d倍抽取图4-4

48、n级cic抽取滤波器实现框图4.2.2.1积分模块积分模块的时域和频域表达式如下，从频域表达式中可以看出，该积分器是一个非稳定系统，从时域表达式中，可知该模块的输出可能无 (4-5) (4-6)限增大。由于数字系统大多是有限位宽，因此该模块的输出很有可能导致溢出。在设计时，cic滤波器中用于的积分模块和梳状模块的寄存器都需要进行补位运算。假设输入信号x(n)的位宽为，则可以通过式（4-7）求得cic滤波器中寄存器的最小位宽 (4-7)其中，表示取大于或等于的最小整数。只要内部寄存器的位宽大于，该系统就不会溢出。其中，d为抽取倍数，n为滤波器阶数。其硬件电路实现结构图如图4-5所示。图4-5ci

49、c积分模块实现框图4.2.2.2抽取模块抽取模块的时域表达式如下，即每d个点保留一个点 (4-8)在实现数据的抽取时，可以通过对时钟clk1分频产生梳状模块的触发时钟clk2，由clk2控制数据的输出。由于clk2比clk1的周期长，因此，输出数据的采样率就下降了。其结构原理图如图4-6所示，通过改变分频器中d的值，就可以改变抽取倍数18。图4-6cic抽取模块实现框图在时钟精度要求不是很高时，可以采用分频产生所需要的时钟信号。但是，在有些时候，由于一些原因，分频所产生的信号会有毛刺产生19，特别是在精度要求很高的场合，分频并不适用。在本设计中，不采用分频时钟信号来驱动后续模块，只是让该信号充当使能信号，驱动后续模块。4.2.2.3梳状模块梳状滤波器模块的时域和频域表达式如下 (4-9) (4-10)其实就是一个差分电路，模块输出为当前时刻值和前一个时刻值的差。实现结构原理图如图4-7所示。图4-7cic梳妆模块实现