FPGA实验——8位数码显示频率计设计

1、哈尔滨理工大学软件学院实验报告课 程FPGA题目8位数码显示频率计设计（4学时）班级集成12-2班专业集成电路设计与集成系统学生学号12140202272014年 10月22日实验三8位数码显示频率计设计实验三8位数码显示频率计设计（4学时）实验目的设计8位频率计，学习较复杂的数字系统的设计方法。实验原理及内容二根据频率的定义和频率测量的基本原理。测定信号的频率必换有一个脉宽为1秒的输入信号脉冲计数允许的信号；1秒计数结束后，计数值被锁入锁存器，计数器清零，为下 一测频计数周期作好准备。实验步骤：i设十生成1秒时钟信号“CLK2 设计测频控制信号发生器一3设#1秒计磁值锁存器-4 设计32位一

2、进制计数器一 彳设计十六进制7段译码器一FTCTRL; REG32B; COUNTER32B Decoder6 设计生成lKHz或lOKHz待测信号一 Fin 7気成频率计设计、仿真和妓件实现.频率计电路框图REG32BLOAD FTCTRLCLKKRST_CWTCNT_ENJ321-jiCLRENABLoourCOUNTER328F,nK4Fin频率计测频控制器FTCTRL测控时序图-CLKK0-o LOAD上斤泪fit仔实验目的:实验原理及内容:根据频率的定义和频率测量的基本原理。测定信号的频率必须有一个脉宽为1秒的输入信号脉冲计数允许 的信号；1秒计数结束后，计数值被锁入锁存器，计数器清

3、零，为下 一测频计数周期作好准备。CLKFTCTRL;REG32B;COUNTER32BDecoder实验步骤：1设计生成1秒时钟信号-2设计测频控制信号发生器-3设计1秒计数值锁存器-4设计32位二进制计数器-5设计十六进制7段译码器-6设计生成1KHz或10KHz待测信号-Fin7完成频率计设计、仿真和硬件实现。实验程序：module frequenee (inputCLK_X,/ 待测信号rst ,input output reg 31:0freq_out /频率输出);reg 31:0 cnt1,num; /cnt1 ，分频作用，产生脉宽一秒基准时钟 /num,用来计算1s内待测信号所

4、发出的脉冲数用来计数reg sec;/sec用来产生周期为2s脉宽1s基准时钟reg state;/ 和 sec 共同为使能信号/* 产生占空比为50%，周期为2s的单位脉冲sec */always (posedge clk)beginif(cnt仁=50_000_000)/ 50000000分频，产生脉宽1s脉宽基准时钟(要基准时钟为 50M)begincnt1=0;sec=sec;endelsecnt1=cnt1+1;end/* 统计待测信号在单位时间 1s 内产生的脉冲数 */always (posedge CLK_X )beginif (!rst)beginfreq_out=0;num

5、=0;state=1;endelsebeginif(sec) / sec为高电平期间(1s),统计待测信号产生的脉冲数beginnum=num+1;state=0;endelse / sec为低电平期间（1s），读取待测信号产 生的脉冲数begincase（state）0: begin freq_out=num; state=1; end / 读取脉冲数（由于freq为reg型，在下一次sec低电平到来之前，会 一直保持当前值不变）1: num=0;/ 将 num 清零，为下一个sec高电平期间脉冲数的统计做准备 /endcaseend/如果待测时钟频，比 1 秒脉宽的基准时钟还小，才会出现一

6、只增数 字的情况，即num未来的及清零endend endmodulemodule newclk(clk,reset,clk_out);input clk,reset;output clk_out;reg clk_out;reg100:0 count;parameter N = 5000;/分频产生 1K HZ 脉的时钟always (posedge clk)if(!reset)begincount = 1b0;clk_out = 1b0;endelseif ( count N/2 -1)begincount = count + 1b1;endelsebeginendendmodulemodu

7、le shili(output reg6:0h1,input 3:0c,input clk);count = 1b0;clk_out = clk_out;always(c) begincase(c3:0)4b0000:h1=b1000000;4b0001:h1=b1111001;4b0010:h1=b0100100;4b0011:h1=b0110000;4b0100:h1=b0011001;4b0101:h1=b0010010;4b0110:h1=b0000010;4b0111:h1=b1111000;4b1000:h1=b0000000;4b1001:h1=b0010000;4b1010:h

8、1=b0001000;4b1011:h1=b0000011;4b1100:h1=b1000110;4b1101:h1=b0100001;4b1110:h1=b0000110;4b1111:h1=b0001110;default : h1=b1000000;endcaseend endmodule/ H 必module top_sevev( output 63:0H, 须为 wire 行变量input 31:0freq, input clk/ 八个);shili seven_0( H7:0,freq3:0,clk);七段数码管的模块的实例化shili seven_1( H15:8,freq7:4,clk);shili seven_2( H23:16,freq11:8,clk);shili seven_3( H31:24,freq15:12,clk);shili seven_4( H39:32,freq19:16,clk);shili seven_5( H47:40