D封装的发展动态与前景

1、3D封装的发展动态与前景1 为何要开发 3D 封装迄今为止，在IC芯片领域，SoC（系统级芯片）是最高级的芯片；在 IC封装领域，SiP （系统级封装）是最高级的封装。SiP涵盖SoCSoC简化SiP。SiP有多种定义和解释，其中一说是多芯片堆叠的3D圭寸装内系统集成（System-i n-3D Package），在芯片的正方向上堆叠 两片以上互连的裸芯片的封装，SIP是强调封装内包含了某种系统的 功能。3D封装仅强调在芯片正方向上的多芯片堆叠，如今3D封装已从芯片堆叠发展占封装堆叠，扩大了 3D封装的内涵。（1）手机是加 速开发3D封装的主动力，手机已从低端（通话和收发短消息）向高 端（可拍

2、照、电视、广播、 MP3彩屏、和弦振声、蓝牙和游戏等） 发展，并要求手机体积小，重量轻且功能多。为此，高端手机用芯 片必须具有强大的内存容量。2005年要求256Mb弋码存储，1Gb数据 存储；2006年要求1Gb代码存储，2Gb数据存储，于是诞生了芯片堆 叠的封装（SDP，如多芯片封装（MCP和堆叠芯片尺寸封装（SCSP 等；1 （2）在2D封装中需要大量长程互连，导致电路 RC延迟的增 加。为了提高信号传输速度，必须降低 RC延迟。可用3D封装的短程 垂直互连来替弋 2D 封装的长程互连；（ 3）铜互连、低 k 介质层和 CMP已成为当今CMOS技术中的一项标准工艺。随着芯片特征尺寸步入纳

3、米尺度，对低k介质层要求越来越高，希望采用纯低k( k v 2.8) 介质层。然而事与愿违， ITRS 曾三次(三个节点)延期向低 k 介质 层的切换。2003年底在Sematech联盟主办的一次研讨会上，与会者 认为，为改良 IC 互连面进行的低 k 材料研究有可能接近某种实际极 限，未来应更多注重改进设计及制造低 k 介质层的能力，这表明实 施SoC的难度。这就是开发3D封装的三条理由。从此，3D封装如雨 后春笋般地蓬勃发展。2 芯片堆叠手机已成为高密度存储器最强、最快的增长动力，它正在取代PC成为高密度存储器的技术驱动，在2008年手机用存储器可能超过PC用 存储器。用于高端手机的高密度

4、存储器要求体积小、容量大，势必 采取芯片堆叠。芯片堆叠的封装主要两种，一是MCP二是SCSPMCP函盖SCSP SCSP是 MCP的延伸，SCSP的芯片尺寸比 MCP有更严 格的规定。通常MCP是多个存储器芯片的堆叠，而 SCSP是多个存储 器和逻辑器件芯片的堆叠。2.1 芯片堆叠的优缺点2004年3月Sematech预言，3D芯片堆叠技术将会填补现行的 CMOS 技术与新奇技术（如碳纳米管技术）之间的空白。芯片堆叠于1998年开始批量生产，绝大多数为双芯片堆叠，如图1所示。2到2004年底ST微电子已推出堆叠9个芯片的MCP MCP最具经济效益的是 45个芯片的堆叠。芯片堆叠的优缺点、前景和

5、关系如表1所示，表1给出了芯片堆叠与封装堆叠的比较。3由于芯片堆叠在X和Y 的2D方向上仍保持其原来的尺寸，并在 Z方向上其高度控制在1mm 左右，所以很受手机厂商的青睐。芯片堆叠的主要缺点是堆叠中的 某个芯片失效，整个芯片堆叠就报废。电亍I#创1 口芯片堆柱前5CSP2.2芯片堆叠的关键技术 芯片堆叠的关键技术之一是圆片的减薄技术，目前一般综合采用研磨、深反应离子刻蚀法（DRI日和化学机械抛光法（CMP等工艺， 通常减薄到小于50卩m当今可减薄至io15卩m为确保电路的性 能和芯片的可靠性，业内人士认为晶圆减薄的极限为20卩M左右，表2给出对圆片减薄的要求，即对圆片翘曲和不平整度（即粗糙度）

6、 提出的具体控制指标。我1芯片堆矗与封装堆叠的比较* IDMWflk OEM所仃杖釆用先进的灵活舟餚耕述择.即通过敌空堆希菲储需封裝和外形事个勺餚器陕丽冏来调耶iiiM卜部绡构的?；仃线隹托个戶装级M辻测诚 rm小从片汹抚削i”已划口好磐CT （ KGD）低”装成*坤于13产咚求KC5D对装外蔚矣系啊1版产品対装堆亞的下部结构“刖扯展必顒改空琳於挪件2.3芯片堆叠的最新动态至2005年2月底，芯片堆叠的最高水平是富士通和英特尔，富士通内存芯片堆叠8个芯片，芯片厚度25卩m芯片尺寸为8mn 12mm 芯片堆叠封装高度小于2.0mm英特尔内存芯片堆叠6个芯片，芯片 厚度50 75卩m 芯片尺寸8m

7、m 10mm/8mmi1mn,芯片堆叠圭寸装高度小于1.0mm 2005年4月ST微电子也推出堆叠8个芯片的MCP 芯片厚度40卩m芯片间中介层厚度40卩m芯片堆叠封装高度为 1.6mm采用这种8个芯片堆叠的存储器，使过去1Gb存储器占用的 电路板现在能容纳1GB的存储器。4ST微电子还推出超薄窄节距双 芯片堆叠的UFBGA封装高度仅0.8mm采用BGAX艺处理只有正常 圆片厚度的1/4，金丝球焊高度也降至40口”该公司通常的MCP是 堆叠 24 个不同的类型的存储器芯片，如 SRAM 闪存或 DRAM。 ST 微电子于2004年推出4片堆叠的LFBGA其高度为1.6mm 2005年 将降至1

8、.2mm 2006年再降至1.0mm 5MCP内存在日本、韩国的手 机、数码相机和便携式游戏机中被广泛采用。如三星电子向索尼便 携式Play Station游戏机提供容量 64Mb的双片堆叠MCP,它含256Mb NAND闪存和 256Mb DDR DRAM还向索尼数码相机提供内存MCP它含移动DRAM NOR闪存，移动DRAM one NAN闪存，国外已 推出用于3G手机的8个芯片堆叠的MCP其尺寸为v11mm 14mM 1.4mm 容量为 3.2Gb，它含 2 片 1GbNAN闪存，2 片 256Mb NOR闪存、2 片 256Mb移动 DRAM 1 片 128Mb Ut RAM和 1 片

9、 64Mb Ut RAM。参与芯片堆叠技术的公司还有 Matrix、Tezzaron和IrVine Sensors 等公司。至2004年底Matrix已交付100万块3D封装的一次性可编程非易失性存储器，采用0.15卩m工艺和TSOP或Multi Media Card 封装，密度达 64MB Tezzaron 采用 0.18 卩 m工艺 推出双片堆叠的3D封装。2.4 芯片堆叠的互连 2从图 1 可知，芯片间的互连是采用金丝球焊的方式来完成的，这要求金丝球形成高度必须小于75卩m当多个芯片堆叠时，对金丝球焊的 要 求 更 高 ， 即 要 求 金 丝 球 焊 的 高 度 更 低 。 IMEC、

10、Fraunhofe-Berlin 和富士通等公司联合推出 聚合物中芯片 工艺， 它不采用金丝球焊，而采用硅垂直互连的直接芯片 / 圆片堆叠，将芯 片减薄后嵌入到薄膜或聚合物基中，见图2。它的关键技术是：通孔，采用DRIE （深反应离子刻蚀）制备硅孔，如采用 SF6快速刻蚀 硅，在多工艺部的各向异性刻蚀过程中可使用C4F8钝化通孔侧壁；通孔填注，在300C下用TEOS CVD淀积SiO2绝缘层，然后淀积 TiN/Cu或TaN/Cu;圆片与圆片或芯片与圆片之间精确对准，目前 最好的对准精度为士 12卩m它限制了该技术的广泛应用；圆片 与圆片键合，可米用硅熔法、聚合物键合法、直接Cu- Cu法或Cu

11、-Sn 共晶键合法等。圆片与圆片堆叠技术适用于多芯片数的圆片；芯 片与圆片堆叠技术适用于少芯片数的圆片，它要求先选出KGD然后 将KGD粘合到基板圆片上图2 聚介物中芯忙技案3封装堆叠3尽管芯片堆叠封装在超薄的空间内集成了更多的功能，甚至某个系 统功能，但是在一些IC内由于良品率的影响和缺乏 KGD使封装IC 必须进行3D配制下的预测试。为此，业界推出了在单一解决方案内 堆叠预测试的封装，即封装堆叠，它可作为无线应用（如手机、PDA等）的一个备选方案。封装堆叠的优缺点及前景如表1所示。封装堆叠又称封装内的封装堆叠，它有两种形式（见图3）。一是 PiP（Package-in-Package St

12、acking ） ， PiP 是一种在 BAP （ BasicAssembly Package,基础装配圭寸装）上部堆叠经过完全测试的内部堆 叠模块（ISM, I nside Stacked Module）,以形成单 CSP解决方案的 3D 圭寸装。二是 PoP （Pockage-on-Package Stacking ），他是一种板 安装过程中的3D封装，在其内部，经过完整测试的封装如单芯片FBGA（窄节距网格焊球阵列）或堆叠芯片 FBGA被堆叠到另外一片单 芯片FBGA（典型的存储器芯片）或堆叠芯片 FBGA（典型的基带或模 拟芯片）的上部，这样封装堆叠能堆叠来自不同供应商的混合集成电路技

13、术的芯片，允许在堆叠之前进行预烧和检测杠卄山11*)3対装堆看的禺种If；真 a ) P i I1 ； ( b ) P o P目前美国Amko、新加坡STATS Chip PAC等 IC封装和测试厂商都能量产封装堆叠。如今CSP的封装堆叠已研发出多种不同形式，如图4所示。当前PCB板和封装转接板的布线限制规定为 0.5mm或0.4mm， 它是CSF封装的最小实用间距，所以CSF封装的焊球间距目前流行的 是0.65mm和0.5mm在封装堆叠中需采用回流焊工艺，一般底部封 装模盖的厚度必须小于顶部堆叠封装焊接球支架的高度，为了获得 尽可能大的支架高度，选择CSP焊球间距的65%为实际焊球的直径，见

14、表3。在回流焊中，当焊剂掩模开口尺寸是CSP焊球间距的1/2时，支架高度经圭寸装堆叠后的高度如表 3最后一排所示。Q “谢流引的CSP焊球间趾CSP弊球冋亚mm0.650.50心险炸球间乗mm0.420.33i操堆挣肓焊關戈舉高度/ min0.22最近Amkor公司推出两种新型CSP圭装堆叠，见图5, 一是与传统塑 封BGAW似，采用100卩m厚的芯片和超低环氧线焊。0.5mm间距CSP使用标准的0.3mm焊球直径，假定模盖厚度为0.27mm和4个芯片堆 叠，则在PCB板上安装后的总封装高度为0.8mm在它的上面还可堆 叠一个焊球直径为0.42mm间距为0.65mm的CSP二是在衬底中央 有一

15、个空腔，芯片放置在空腔中，使用 0.2mm厚的模盖，假定两个 芯片堆叠厚度为0.2mm，最后总高度为0.65mm在它上面可堆叠一 个焊球直径为0.33mm间距为0.5mm的CSP这两种圭寸装的顶部表面沿着模成型区都有铜的焊盘，供顶部堆叠另一个封装，见图 5的右 侧。这两种CSP封装堆叠都已通过耐潮湿测试(MRT和封装可靠性测试-红 SP料种対咽的CEP时装堆魯4智能堆叠2004年12月 日本初创公司Zycube准备采用一种智能堆叠(Smart-Stacking )技术创建 3D电路，2005年下半年着手制造，2007年推出商用产品。这种智能堆叠技术将采用垂直通孔填埋工艺，以提高芯片间的连接数目 允许并行操作以改进性能，这种方法可避免SoC大量内部连线、减小传输延迟和降低功耗，还可把Si芯片与化合物半导体芯片融合成单个器件。基于Smart-stack技术 的IC采用KGD芯片或圆片，可以是任何 Si芯片或化合物半导体芯 片，包括处理器、