【毕业设计】数字频率合成器的设计 外文文献

毕业设计（论文）外文文献译文及原文学生田耀青学号20110311101院（系）职业教育师范学院专业电子信息工程指导教师陈晓莉2015年05月23日关于直接数字频率合成器由伊娃墨菲EVAMURPHYANALOGCOM寇斯拉特里COLMSLATTERYANALOGCOM什么是直接数字频率合成器直接数字频率合成器（DDS）是一种通过产生一个以数字形式时变的信号，然后执行由数字至模拟转换的方法。由于DDS设备的操作主要是数字的，它可以提供快速解决输出频率之间切换，优点是有精细的频率和运行频率范围广泛。由于设计方面和工艺技术的进步，今天的DDS器件是非常紧凑的小功率。为什么要使用直接数字频率合成器（DDS）不同频率和配置文件是不是有其他的方法能够很容易地产生频率能够准确地产生和控制波形已经成为一些行业的主要要求。无论是提供低相位噪声的杂散性能良好的可变频率通信，还是只需在生成的频率上激活工业或生物医学检测设备的应用程序，成本低是重要的设计考虑。设计师以相位锁定回路（PLL）为基础的需要非常高的频率的合成技术，以DAC的动态规划的数字TOANALOG转换器（输出产生较低的频率任意波形）来产生许多可能产生的频率，但DDS技术迅速获得了解决频率（或波形）产生和工业应用要求的方法，因为单芯片集成电路器件可以产生简单的可编程的模拟输出高分辨率和准确性的波形。此外，在这两个过程中不断改进技术和设计，使成本和功耗水平前所未有的低。例如AD9833，一个基于DDS的可编程波形发生器（图1），工作电压55V与25MHZ的时钟，消耗的最大功率为30MW。使用DDS有什么主要好处对DDS的AD9833器件进行编程，如通过一个高速串行外设接口（SPI），而且只需要一个外部时钟来生成简单的正弦波。DDS器件现已可以产生从1到400MHZ的频率，（时钟基于103MHZ兆赫）。电源效益低，成本低，包装单小，加上其固有的优良性能，图1AD9833波形发生器并能够以数字形式（和重新编程）输出波形使DDS器件是极具吸引力的解决方案，相比不太灵活的包括分子聚合离散在内的解决方案。一个典型的DDS的设备可以产出什么样的输出DDS器件不仅限于纯粹的正弦波输出。图2显示了方波、三角波和正弦波输出。如何使用DDS的设备创建一个正弦波这里有一个DDS的内部电路其主要成分是相位累加器，振幅转换（通常是正弦查找）和一个DAC。这些模块的代表图如图3。DDS产生一个特定频率的正弦波。它的频率取决于两个变量，参考时钟频率和（控制字）数字编程的频率。二进制数的频率主要输入到相位累加器。在使用正弦查找表时，用相位累加器计算一个阶段（角）的地址查找表，输出幅度的数字值对应相位角的正弦。反过来，DAC把这个数字转换为相应值的模拟电压或电流。要生成一个固定频率的正弦波，恒定值（相位增量，这是由二进制数决定）被添加到时钟周期的相位累加器。如果相位增量大，相位累加器会迅速通过正弦查找表，从而产生高频率的正弦波。如果相位增量小，相位累加器将采取更多的步骤，因而产生较慢的波形。完整的DDS是什么意思D/A转换器和一个DDS的单一芯片的整合通常被称为一个完整的DDS的解决方案，ADI公司的普通性质DDS。让我们说些有关累加器的知识。它是如何工作的连续时间正弦信号的角度范围内有一个重复的阶段0至2。数字的实施没有什么不同，该计数器可以把相位累加器作为DDS的功能来执行。图2DDS输出的矩形波三角波正弦波图3组件的直接数字合成器为了理解这一点的基本功能，将可视化的正弦波振荡作为一个阶段轮围绕旋转圆向量（见图4）。每个阶段轮指向对应的等效点1波周期的正弦。由于矢量旋转的轮子，形象化的角度的正弦值产生相应的正弦波。一个车轮周围的相速度向量，为一个常数，正弦波输出结果为一个完整周期。相位累加器提供等距相角值随车轮周围的向量线性旋转。相位累加器对应于点的波周期输出的正弦。相位累加器实际上是一个模M的计数器，每次收到一个时钟脉冲其存储的数量递增。递增幅度取决于输入字（米）。这个字形成相位步长之间的参考，它有效地设置跳过多少分左右相轮。规模越大的跳跃，相位累加器以越快的速度溢出，且其周期相当于一个正弦波。该轮在数字离散相点中，取决于分辨率的相位累加器（N），这决定了DDS的调谐。对于一个N28位相位累加器，10001M值的0000会导致相位累加器溢出后228参考时钟周期（增量）。如果M值更改为01111111，相位累加器溢出后，将只有2参考时钟周期（取决于奈奎斯特最低要求）。这种关系是发生在基本调整方程DDS的结构为NCOUTFMF2其中FOUT是DDS的输出频率M是频率控制字的二进制FC是内部参考时钟频率（系统时钟）N是每组长度的相位累加器位，M的值发生变化导致输出频率的变化。无回路的建立时间发生在一个循环锁相内。由于输出频率的增加，减少样本周期数。由于抽样理论决定了至少两个周期，每样都需要重建的输出波形，基本的DDS输出频率是FC/2。然而，对于实际应用中，输出频率是有限的，在一定程度改善波形质量的重建，并允许滤波输出。当产生一个恒定的频率，图5流过DDS的信号图4数字相位轮相位输出线性增加，因此模拟波形生成本身就是一个斜坡。试问，线性输出波形怎样转化为正弦波A相方法振幅查找表用于转换相位累加器的瞬时输出值（28比特AD9833）将正弦波振幅信息，提交（10位）到D/A转换器。DDS的结构充分利用了正弦波对称的性质和利用的一个映射逻辑合成一个完整周期的正弦波。该相位对振幅查找表其余数据通过阅读然后再向前，这形象地显示在图5。什么是DDS的常用用途应用程序当前正在使用基于DDS产生的基本波形，分为两个主要类别根据通信系统的设计要求，性能优良的频率源的相位噪声低，往往选择其组合的DDS光谱性能和频率调谐分辨率。这些应用包括使用DDS调制，作为一个PLL参考频率，以提高整体可调，作为本地振荡器，甚至直接射频传输。另外，许多工业和生物医学应用DDS的波形发生器作为一个可编程的器件。因为DDS是数字可编程，相位和波形频率可以很容易地调整，而无需改变外部元件，通常需要改变时，使用传统的模拟编程即可。DDS调整简单，找到共振的频率或补偿温度漂移。这样应用包括使用频率源DDS在一个可调节测量阻抗的阻抗传感器（例如在1），产生的脉冲波调制信号电缆用于微型驱动，或在局域网检查电话衰减。你认为对于现实世界系统设备的设计者，DDS的关键优点是什么今天的成本竞争力，高性能，功能集成DDSIC是越来越常见的两种通信系统和传感器应用。他们的优点，对设计工程师的吸引力，包括数字控制微赫兹的频率调整和相位调谐能力，跳跃速度非常快；在调整输出频率（或阶段）连续频率无过冲或模拟相关的循环时间异常；DDS的数字架构消除了需要解决的手动调谐合成器和调整相关的模拟元件老化和温度漂移；DDS的数字控制接口的架构有利于实现高分辨率环境下，系统可以进行远程控制和优化控制处理器。我会用怎样的FSK编码DDS设备二进制频移键控（简称为FSK）是一个最简单的数据编码形式。数据传输通过将载波频率连续的传到两个分立的频率。图6FSK调制因此一个频率，F1，（或许较高的）被指定为标记频率（二进制的），另一个频率F0作为基频（二进制零）。图6显示了一个例子，空间数据和传输信号之间的关系。这种编码方案很容易实现DDS的使用。DDS的频率控制字，代表输出频率，设置为适当的值来生成F0和F1的，因为它们在0和1以进行传输。传输到设备之前用户需要调整方案。在AD9834，两个频率寄存器，可方便的进行FSK编码。A的设备专用针（FSELECT）接受调制信号，并选择合适的控制字（或频率寄存器）。该框图图7演示了简单的FSK信号的编码。频移键控PSK编码怎么样相移键控（PSK）是另一种数据编码的简单形式。在PSK，载波频率保持不变，并在第二阶段的信号传输传达的信息是多种多样的。在这计划完成的PSK，（最简单的）被称为二进制的PSK（BPSK调制），只用两个信号相位，0度和180度。每个位的状态来决定该位的状态上。如果波阶段的不改变，信号状态保持不变（低或高）。如果波阶段（180度的变化），那么信号状态变化（从低到高，或从高至低）。容易实现的PSK编码是用DDS芯片。设备大部分有一个单独的输入寄存器（相位寄存器），可以装载一个阶段的值。这个值直接添加到载波相位而不改变其频率。改变这种调制的载波相位，因此产生的PSK输出信号。用于需要高速调制，AD9834允许预装阶段寄存器进行切换选择使用专用输入引脚（PSELECT），这之间交替按规定调控的载体。更多复杂的PSK形式选用4或8波阶段。这使得被传送二进制数据在每个阶段的变化速度可能比BPSK调制慢。在FOURPHASE调制（正交PSK或QPSK调制），可能相角为0，90，90，和180度，每相移可以代表两个信号分子。在AD9830，AD9831，AD9832，AD9835的提供4个阶段和寄存器，允许复杂的相位调制的计划实施，不断更新注册不同相位偏移。多个DDS器件可以同步吗，也就是说，智商能力它可以使在同一主机两个单DDS器件的时钟运行输出的两个信号的相位关系可直接控制。在图7一个基于DDS的编码图8多个DDS同步模式图8里，两个AD9834S是用一个程序参考时钟引脚，以同样的重置用于更新两个部分。使用这种设置，有可能做智商调制。传输任何数据之前，先复位该DDS，做之前必须断电。这将设置DDS输出到一个已知的阶段，它作为共同的参照点，允许符合多个DDS的同步装置。当新的数据同时发送到多个DDS的单位，一连贯的相位关系可以保持，以及它们的相对相位偏移可预见由相位偏移寄存器方式转变。AD9833和AD9834的有12位分辨率的阶段，具有有效分辨率为01。多个DDS的同步如需进一步详情请参阅应用笔记AN605。什么是基于DDS系统的主要性能规格相位噪声，抖动，无杂散动态范围（SFDR）。相位噪声（DB/HZ的）的频率不稳定,振荡器短。它是衡量作为单边带从频率变化造成的噪音低于在使用振荡器的（工作频率为1HZ）的带宽在两个或多个频率位移振荡器工作频率振幅分贝。这种具有特殊性能的测量方法应用在模拟通信。DDS器件具有良好的相位噪音对采样系统的噪声，取决于很多因素。参考时钟抖动可以被看作是对基本信号的相位噪声在DDS的制度，相位截断可以根据码字选择引入到系统中的一个错误级别。对于一个完全可以由一个二进制编码表示的比例，也没有截断误差。对于需要更多超过可用的位数，由此产生的相位噪声截断误差结果如光谱图。他们的大小和分布取决于选择的代码字。该DAC还有助于在系统中的噪音。DAC的量化或线性误差会造成噪音及谐波。图9显示了相位噪声DDS在这种情况下一个典型情节，设备的AD9834。怎么样抖动度均方根抖动是数字信号的动态位移的长期测量。振荡器将有一个完美的上升和下降沿时间正是经常在瞬间发生的，绝不会有所不同。这当然是不可能的，因为即使是最好的振荡器也会由于噪音和其他来源的实际组件构建不完善。高品质，低相位噪声晶体振荡器将抖动小于35皮秒（PS）的时期，积累了许多以百万计的由热噪声引起的图9典型的AD9834输出相位噪声图输出频率为2兆赫,时钟是50M赫兹。抖动时钟边缘，不稳定的电子振荡器，外部干扰通过电源，甚至输出连接。其他影响因素包括外部磁场或射频电从附近的发射机，这将有助于抖动影响振荡器的输出干扰领域。即使是一个简单的放大器，逆变器，或将有助于缓冲抖动信号。因此DDS的设备输出的将增加一定量的抖动。由于每个时钟将已经有一定抖动，选择一个低抖动振荡器是至关重要的开始。划分了一个高频率的时钟频率是一种减少抖动方法。随着频率的划分，相同数量的抖动一段较长的时间内发生，减少其对系统时间的百分比。一般而言，以减少抖动重要来源，避免引入额外的来源，应该使用一个稳定的参考时钟，避免使用信号和电路慢慢的杀死，并使用可行的最高频率，以便增加过采样。无杂散动态范围（SFDR）是指信号和水平最高的比率（衡量分贝之间）的最高级别，在频谱信号包括相关的谐波频率分量。对于最好的无杂散动态范围，必须首先具有高品质的振荡器。SFDR是一个重要的规范和应用渠道的应用程序，通信频谱的频率与其他被共享。如果发射机的输出发送到其他频段的杂散信号，他们可能会损坏邻近信号或中断信号。A频率为16667MHZB频率为48MHZ图10控制时钟为50MHZ的AD9834输出输出时钟为50的典型情节取自AD9834是在图10所示。输出频率正好是1/3的主时钟频率（MCLK）。由于频率明智的选择，有在25MHZ的窗口没有谐波频率，至少有80DB以下的信号（SFDR80DB）。较低的频率设定在（B）有更多的点，形状的波形（但不够的，一个真正干净的波形），并给出了一个更为现实的图片，在二次谐波图11由互动设计工具提供屏幕上陈述频率，大约是50DB以下信号（SFDR50DB）。你有更容易进行编程和DDS的性能预测的工具吗在线互动设计工具是一个选拔调整，给定一个时钟和期望输出频率和阶段。选择所需的频率，以及理想化的输出谐波滤波器后重建的外部显示已被应用。一个例子是如图11所示。表格数据也提供了重要的图像和谐波。这些工具将如何帮助我的DDS方案所有这一切需要的是必要的频率输出和系统的参考时钟频率。该设计工具输出的是完整的编程序列所需方案的一部分。以图12为例，MCLK的是设置为25MHZ和所需的输出频率设置为10MHZ。一旦更新按钮按下时，部分序列初始化。图12如何评价你的DDS器件所有DDS器件具有一个评价板可供购买。由专用软件携带，用户可以测试/评估。每一个技术说明附评估电路板原理图包含的信息，并显示最佳推荐电路板设计和布局的做法。ALLABOUTDIRECTDIGITALSYNTHESISBYEVAMURPHYEVAMURPHYANALOGCOMCOLMSLATTERYCOLMSLATTERYANALOGCOMWHATISDIRECTDIGITALSYNTHESISDIRECTDIGITALSYNTHESISDDSISAMETHODOFPRODUCINGANANALOGWAVEFORMUSUALLYASINEWAVEBYGENERATINGATIMEVARYINGSIGNALINDIGITALFORMANDTHENPERFORMINGADIGITALTOANALOGCONVERSIONBECAUSEOPERATIONSWITHINADDSDEVICEAREPRIMARILYDIGITAL,ITCANOFFERFASTSWITCHINGBETWEENOUTPUTFREQUENCIES,FINEFREQUENCYRESOLUTION,ANDOPERATIONOVERABROADSPECTRUMOFFREQUENCIESWITHADVANCESINDESIGNANDPROCESSTECHNOLOGY,TODAYSDDSDEVICESAREVERYCOMPACTANDDRAWLITTLEPOWERWHYWOULDONEUSEADIRECTDIGITALSYNTHESIZERDDSARENTTHEREOTHERMETHODSFOREASILYGENERATINGFREQUENCIESTHEABILITYTOACCURATELYPRODUCEANDCONTROLWAVEFORMSOFVARIOUSFREQUENCIESANDPROFILESHASBECOMEAKEYREQUIREMENTCOMMONTOANUMBEROFINDUSTRIESWHETHERPROVIDINGAGILESOURCESOFLOWPHASENOISEVARIABLEFREQUENCIESWITHGOODSPURIOUSPERFORMANCEFORCOMMUNICATIONS,ORSIMPLYGENERATINGAFREQUENCYSTIMULUSININDUSTRIALORBIOMEDICALTESTEQUIPMENTAPPLICATIONS,CONVENIENCE,COMPACTNESS,ANDLOWCOSTAREIMPORTANTDESIGNCONSIDERATIONSMANYPOSSIBILITIESFORFREQUENCYGENERATIONAREOPENTOADESIGNER,RANGINGFROMPHASELOCKEDLOOPPLLBASEDTECHNIQUESFORVERYHIGHFREQUENCYSYNTHESIS,TODYNAMICPROGRAMMINGOFDIGITALTOANALOGCONVERTERDACOUTPUTSTOGENERATEARBITRARYWAVEFORMSATLOWERFREQUENCIESBUTTHEDDSTECHNIQUEISRAPIDLYGAININGACCEPTANCEFORSOLVINGFREQUENCYORWAVEFORMGENERATIONREQUIREMENTSINBOTHCOMMUNICATIONSANDINDUSTRIALAPPLICATIONSBECAUSESINGLECHIPICDEVICESCANGENERATEPROGRAMMABLEANALOGOUTPUTWAVEFORMSSIMPLYANDWITHHIGHRESOLUTIONANDACCURACYFURTHERMORE,THECONTINUALIMPROVEMENTSINBOTHPROCESSTECHNOLOGYANDDESIGNHAVERESULTEDINCOSTANDPOWERCONSUMPTIONLEVELSTHATWEREPREVIOUSLYUNTHINKABLYLOWFOREXAMPLE,THEAD9833,ADDSBASEDPROGRAMMABLEWAVEFORMGENERATORFIGURE1,OPERATINGAT55VWITHA25MHZCLOCK,CONSUMESAMAXIMUMPOWEROF30MILLIWATTSFIGURE1THEAD9833AONECHIPWAVEFORMGENERATORWHATARETHEMAINBENEFITSOFUSINGADDSDDSDEVICESLIKETHEAD9833AREPROGRAMMEDTHROUGHAHIGHSPEEDSERIALPERIPHERALINTERFACESPI,ANDNEEDONLYANEXTERNALCLOCKTOGENERATESIMPLESINEWAVESDDSDEVICESARENOWAVAILABLETHATCANGENERATEFREQUENCIESFROMLESSTHAN1HZUPTO400MHZBASEDONA1GHZCLOCKTHEBENEFITSOFTHEIRLOWPOWER,LOWCOST,ANDSINGLESMALLPACKAGE,COMBINEDWITHTHEIRINHERENTEXCELLENTPERFORMANCEANDTHEABILITYTODIGITALLYPROGRAMANDREPROGRAMTHEOUTPUTWAVEFORM,MAKEDDSDEVICESANEXTREMELYATTRACTIVESOLUTIONPREFERABLETOLESSFLEXIBLESOLUTIONSCOMPRISINGAGGREGATIONSOFDISCRETEELEMENTSWHATKINDOFOUTPUTSCANIGENERATEWITHATYPICALDDSDEVICEDDSDEVICESARENOTLIMITEDTOPURELYSINUSOIDALOUTPUTSFIGURE2SHOWSTHESQUARE,TRIANGULAR,ANDSINUSOIDALOUTPUTSAVAILABLEFROMANAD9833HOWDOESADDSDEVICECREATEASINEWAVEHERESABREAKDOWNOFTHEINTERNALCIRCUITRYOFADDSDEVICEITSMAINCOMPONENTSAREAPHASEACCUMULATOR,AMEANSOFPHASETOAMPLITUDECONVERSIONOFTENASINELOOKUPTABLE,ANDADACTHESEBLOCKSAREREPRESENTEDINFIGURE3ADDSPRODUCESASINEWAVEATAGIVENFREQUENCYTHEFREQUENCYDEPENDSONTWOVARIABLES,THEREFERENCECLOCKFREQUENCYANDTHEBINARYNUMBERPROGRAMMEDINTOTHEFREQUENCYREGISTERTUNINGWORDTHEBINARYNUMBERINTHEFREQUENCYREGISTERPROVIDESTHEMAININPUTTOTHEPHASEACCUMULATORIFASINELOOKUPTABLEISUSED,THEPHASEACCUMULATORCOMPUTESAPHASEANGLEADDRESSFORTHELOOKUPTABLE,WHICHOUTPUTSTHEDIGITALVALUEOFAMPLITUDECORRESPONDINGFIGURE2SQUARE,TRIANGULAR,ANDSINUSOIDALOUTPUTSFROMADDSFIGURE3COMPONENTSOFADIRECTDIGITALSYNTHESIZERTOTHESINEOFTHATPHASEANGLETOTHEDACTHEDAC,INTURN,CONVERTSTHATNUMBERTOACORRESPONDINGVALUEOFANALOGVOLTAGEORCURRENTTOGENERATEAFIXEDFREQUENCYSINEWAVE,ACONSTANTVALUETHEPHASEINCREMENTWHICHISDETERMINEDBYTHEBINARYNUMBERISADDEDTOTHEPHASEACCUMULATORWITHEACHCLOCKCYCLEIFTHEPHASEINCREMENTISLARGE,THEPHASEACCUMULATORWILLSTEPQUICKLYTHROUGHTHESINELOOKUPTABLEANDTHUSGENERATEAHIGHFREQUENCYSINEWAVEIFTHEPHASEINCREMENTISSMALL,THEPHASEACCUMULATORWILLTAKEMANYMORESTEPS,ACCORDINGLYGENERATINGASLOWERWAVEFORMWHATDOYOUMEANBYACOMPLETEDDSTHEINTEGRATIONOFAD/ACONVERTERANDADDSONTOASINGLECHIPISCOMMONLYKNOWNASACOMPLETEDDSSOLUTION,APROPERTYCOMMONTOALLDDSDEVICESFROMADILETSTALKSOMEMOREABOUTTHEPHASEACCUMULATORHOWDOESITWORKCONTINUOUSTIMESINUSOIDALSIGNALSHAVEAREPETITIVEANGULARPHASERANGEOF0TO2THEDIGITALIMPLEMENTATIONISNODIFFERENTTHECOUNTERSCARRYFUNCTIONALLOWSTHEPHASEACCUMULATORTOACTASAPHASEWHEELINTHEDDSIMPLEMENTATIONTOUNDERSTANDTHISBASICFUNCTION,VISUALIZETHESINEWAVEOSCILLATIONASAVECTORROTATINGAROUNDAPHASECIRCLESEEFIGURE4EACHDESIGNATEDPOINTONTHEPHASEWHEELCORRESPONDSTOTHEEQUIVALENTPOINTONACYCLEOFASINEWAVEASTHEVECTORROTATESAROUNDTHEWHEEL,VISUALIZETHATTHESINEOFTHEANGLEGENERATESACORRESPONDINGOUTPUTSINEWAVEONEREVOLUTIONOFTHEVECTORAROUNDTHEPHASEWHEEL,ATACONSTANTSPEED,RESULTSINONECOMPLETECYCLEOFTHEOUTPUTSINEWAVETHEPHASEACCUMULATORPROVIDESTHEEQUALLYSPACEDANGULARVALUESACCOMPANYINGTHEVECTORSLINEARROTATIONAROUNDTHEPHASEWHEELTHECONTENTSOFTHEPHASEACCUMULATORCORRESPONDTOTHEPOINTSONTHECYCLEOFTHEOUTPUTSINEWAVETHEPHASEACCUMULATORISACTUALLYAMODULOMCOUNTERTHATINCREMENTSITSSTOREDNUMBEREACHTIMEITRECEIVESACLOCKPULSETHEMAGNITUDEOFTHEINCREMENTISDETERMINEDBYTHEBINARYCODEDINPUTWORDMTHISWORDFORMSTHEPHASESTEPSIZEBETWEENREFERENCECLOCKUPDATESITEFFECTIVELYSETSHOWMANYPOINTSTOSKIPAROUNDTHEPHASEWHEELTHELARGERTHEJUMPSIZE,THEFASTERTHEPHASEACCUMULATOROVERFLOWSANDCOMPLETESITSEQUIVALENTOFASINEWAVECYCLETHENUMBEROFDISCRETEPHASEPOINTSCONTAINEDINTHEWHEELISDETERMINEDBYTHERESOLUTIONOFTHEPHASEACCUMULATORN,WHICHDETERMINESTHETUNINGRESOLUTIONOFTHEDDSFORANN28BITPHASEACCUMULATOR,ANMVALUEOF00000001WOULDRESULTINTHEPHASEACCUMULATOROVERFLOWINGAFTER28REFERENCECLOCKCYCLESINCREMENTSIFTHEMVALUEISCHANGEDTO01111111,THEPHASEACCUMULATORWILLOVERFLOWAFTERONLY2REFERENCECLOCKCYCLESTHEMINIMUMREQUIREDBYNYQUISTTHISRELATIONSHIPISFOUNDINTHEBASICTUNINGEQUATIONFORDDSARCHITECTURENCOUTFF2WHEREFOUTOUTPUTFREQUENCYOFTHEDDSMBINARYTUNINGWORDFCINTERNALREFERENCECLOCKFREQUENCYSYSTEMCLOCKNLENGTHOFTHEPHASEACCUMULATOR,INBITSCHANGESTOTHEVALUEOFMRESULTINIMMEDIATEANDPHASECONTINUOUSCHANGESINTHEOUTPUTFREQUENCYNOLOOPSETTLINGTIMEISINCURREDASINTHECASEOFAPHASELOCKEDLOOPASTHEOUTPUTFREQUENCYISINCREASED,THENUMBEROFSAMPLESPERCYCLEDECREASESSINCESAMPLINGTHEORYDICTATESTHATATLEASTTWOSAMPLESPERCYCLEAREREQUIREDTORECONSTRUCTTHEOUTPUTWAVEFORM,THEMAXIMUMFUNDAMENTALOUTPUTFREQUENCYOFADDSISFC/2HOWEVER,FORPRACTICALAPPLICATIONS,THEOUTPUTFREQUENCYISLIMITEDTOSOMEWHATLESSTHANTHAT,IMPROVINGTHEQUALITYOFTHERECONSTRUCTEDWAVEFORMANDPERMITTINGFILTERINGONTHEOUTPUTWHENGENERATINGACONSTANTFREQUENCY,THEOUTPUTOFTHEPHASEACCUMULATORINCREASESLINEARLY,SOTHEANALOGWAVEFORMITGENERATESISINHERENTLYARAMPTHENHOWISTHATLINEAROUTPUTTRANSLATEDINTOASINEWAVEFIGURE4DIGITALPHASEWHEELAPHASETOAMPLITUDELOOKUPTABLEISUSEDTOCONVERTTHEPHASEACCUMULATORSINSTANTANEOUSOUTPUTVALUE28BITSFORAD9833WITHUNNEEDEDLESSSIGNIFICANTBITSELIMINATEDBYTRUNCATIONINTOTHESINEWAVEAMPLITUDEINFORMATIONTHATISPRESENTEDTOTHE10BITD/ACONVERTERTHEDDSARCHITECTUREEXPLOITSTHESYMMETRICALNATUREOFASINEWAVEANDUTILIZESMAPPINGLOGICTOSYNTHESIZEACOMPLETESINEWAVEFROMONEQUARTERCYCLEOFDATAFROMTHEPHASEACCUMULATORTHEPHASETOAMPLITUDELOOKUPTABLEGENERATESTHEREMAININGDATABYREADINGFORWARDTHENBACKTHROUGHTHELOOKUPTABLETHISISSHOWNPICTORIALLYINFIGURE5WHATAREPOPULARUSESFORDDSAPPLICATIONSCURRENTLYUSINGDDSBASEDWAVEFORMGENERATIONFALLINTOTWOPRINCIPALCATEGORIESDESIGNERSOFCOMMUNICATIONSSYSTEMSREQUIRINGAGILEIE,IMMEDIATELYRESPONDINGFREQUENCYSOURCESWITHEXCELLENTPHASENOISEANDLOWSPURIOUSPERFORMANCEOFTENCHOOSEDDSFORITSCOMBINATIONOFSPECTRALPERFORMANCEANDFREQUENCYTUNINGRESOLUTIONSUCHAPPLICATIONSINCLUDEUSINGADDSFORMODULATION,ASAREFERENCEFORAPLLTOENHANCEOVERALLFREQUENCYTUNABILITY,ASALOCALOSCILLATORLO,OREVENFORDIRECTRFTRANSMISSIONALTERNATIVELY,MANYINDUSTRIALANDBIOMEDICALAPPLICATIONSUSEADDSASAPROGRAMMABLEWAVEFORMGENERATORBECAUSEADDSISDIGITALLYPROGRAMMABLE,THEPHASEANDFREQUENCYOFAWAVEFORMCANBEEASILYADJUSTEDWITHOUTTHENEEDTOCHANGETHEEXTERNALCOMPONENTSTHATWOULDNORMALLYNEEDTOBECHANGEDWHENUSINGTRADITIONALANALOGPROGRAMMEDWAVEFORMGENERATORSDDSPERMITSSIMPLEADJUSTMENTSOFFREQUENCYINREALTIMETOLOCATERESONANTFREQUENCIESORCOMPENSATEFORTEMPERATUREDRIFTSUCHAPPLICATIONSINCLUDEUSINGADDSINADJUSTABLEFREQUENCYSOURCESTOMEASUREIMPEDANCEFOREXAMPLEINANIMPEDANCEBASEDSENSOR,TOGENERATEPULSEWAVEMODULATEDSIGNALSFORMICROACTUATION,ORTOEXAMINEATTENUATIONINLANSORTELEPHONECABLESFIGURE5SIGNALFLOWTHROUGHTHEDDSARCHITECTUREWHATDOYOUCONSIDERTOBETHEKEYADVANTAGESOFDDSTODESIGNERSOFREALWORLDEQUIPMENTANDSYSTEMSTODAYSCOSTCOMPETITIVE,HIGHPERFORMANCE,FUNCTIONALLYINTEGRATEDDDSICSAREBECOMINGCOMMONINBOTHCOMMUNICATIONSYSTEMSANDSENSORAPPLICATIONSTHEADVANTAGESTHATMAKETHEMATTRACTIVETODESIGNENGINEERSINCLUDEDIGITALLYCONTROLLEDMICROHERTZFREQUENCYTUNINGANDSUBDEGREEPHASETUNINGCAPABILITY,EXTREMELYFASTHOPPINGSPEEDINTUNINGOUTPUTFREQUENCYORPHASEPHASECONTINUOUSFREQUENCYHOPSWITHNOOVERSHOOT/UNDERSHOOTORANALOGRELATEDLOOPSETTLINGTIMEANOMALIES,THEDIGITALARCHITECTUREOFDDSELIMINATESTHENEEDFORTHEMANUALTUNINGANDTWEAKINGRELATEDTOCOMPONENTAGINGANDTEMPERATUREDRIFTINANALOGSYNTHESIZERSOLUTIONS,ANDTHEDIGITALCONTROLINTERFACEOFTHEDDSARCHITECTUREFACILITATESANENVIRONMENTWHERESYSTEMSCANBEREMOTELYCONTROLLEDANDOPTIMIZEDWITHHIGHRESOLUTIONUNDERPROCESSORCONTROLHOWWOULDIUSEADDSDEVICEFORFSKENCODINGBINARYFREQUENCYSHIFTKEYINGUSUALLYREFERREDTOSIMPLYASFSKISONEOFTHESIMPLESTFORMSOFDATAENCODINGTHEDATAISTRANSMITTEDBYSHIFTINGTHEFREQUENCYOFACONTINUOUSCARRIERTOONEOFTWODISCRETEFREQUENCIESHENCEBINARYONEFREQUENCY,F1,PERHAPSTHEHIGHERISDESIGNATEDASTHEMARKFREQUENCYBINARYONEANDTHEOTHER,F0,ASTHESPACEFREQUENCYBINARYZEROFIGURE6SHOWSANEXAMPLEOFTHERELATIONSHIPBETWEENTHEMARKSPACEDATAANDTHETRANSMITTEDSIGNALTHISENCODINGSCHEMEISEASILYIMPLEMENTEDUSINGADDSTHEDDSFREQUENCYTUNINGWORD,REPRESENTINGTHEOUTPUTFREQUENCIES,ISSETTOTHEAPPROPRIATEVALUESTOGENERATEF0ANDF1ASTHEYOCCURINFIGURE6FSKMODULATIONFIGURE7ADDSBASEDFSKENCODERTHEPATTERNOF0SAND1STOBETRANSMITTEDTHEUSERPROGRAMSTHETWOREQUIREDTUNINGWORDSINTOTHEDEVICEBEFORETRANSMISSIONINTHECASEOFTHEAD9834,TWOFREQUENCYREGISTERSAREAVAILABLETOFACILITATECONVENIENTFSKENCODINGADEDICATEDPINONTHEDEVICEFSELECTACCEPTSTHEMODULATINGSIGNALANDSELECTSTHEAPPROPRIATETUNINGWORDORFREQUENCYREGISTERTHEBLOCKDIAGRAMINFIGURE7DEMONSTRATESASIMPLEIMPLEMENTATIONOFFSKENCODINGANDHOWABOUTPSKCODINGPHASESHIFTKEYINGPSKISANOTHERSIMPLEFORMOFDATAENCODINGINPSK,THEFREQUENCYOFTHECARRIERREMAINSCONSTANTANDTHEPHASEOFTHETRANSMITTEDSIGNALISVARIEDTOCONVEYTHEINFORMATIONOFTHESCHEMESTOACCOMPLISHPSK,THESIMPLESTKNOWNASBINARYPSKBPSKUSESJUSTTWOSIGNALPHASES,0DEGREESAND180DEGREESBPSKENCODES0PHASESHIFTFORALOGIC1INPUTAND180PHASESHIFTFORALOGIC0INPUTTHESTATEOFEACHBITISDETERMINEDACCORDINGTOTHESTATEOFTHEPRECEDINGBITIFTHEPHASEOFTHEWAVEDOESNOTCHANGE,THESIGNALSTATESTAYSTHESAMELOWORHIGHIFTHEPHASEOFTHEWAVEREVERSESCHANGESBY180DEGREES,THENTHESIGNALSTATECHANGESFROMLOWTOHIGH,ORFROMHIGHTOLOWPSKENCODINGISEASILYIMPLEMENTEDWITHDDSICSMOSTOFTHEDEVICESHAVEASEPARATEINPUTREGISTERAPHASEREGISTERTHATCANBELOADEDWITHAPHASEVALUETHISVALUEISDIRECTLYADDEDTOTHEPHASEOFTHECARRIERWITHOUTCHANGINGITSFREQUENCYCHANGINGTHECONTENTSOFTHISREGISTERMODULATESTHEPHASEOFTHECARRIER,THUSGENERATINGAPSKOUTPUTSIGNALFORAPPLICATIONSTHATREQUIREHIGHSPEEDMODULATION,THEAD9834ALLOWSTHEPRELOADEDPHASEREGISTERSTOBESELECTEDUSINGADEDICATEDTOGGLINGINPUTPINPSELECT,WHICHALTERNATESBETWEENTHEREGISTERSANDMODULATESTHECARRIERASREQUIREDMORESOPHISTICATEDFORMSOFPSKEMPLOYFOUROREIGHTWAVEPHASESTHISALLOWSBINARYDATATOBETRANSMITTEDATAFASTERRATEPERPHASECHANGETHANISPOSSIBLEWITHBPSKMODULATIONINFOURPHASEMODULATIONQUADRATUREPSKORQPSK,THEPOSSIBLEPHASEANGLESARE0,90,90,AND180DEGREESEACHPHASESHIFTCANREPRESENTTWOSIGNALELEMENTSTHEAD9830,AD9831,AD9832,ANDAD9835PROVIDEFOURPHASEREGISTERSTOALLOWCOMPLEXPHASEMODULATIONSCHEMESTOBEIMPLEMENTEDBYCONTINUOUSLYUPDATINGDIFFERENTPHASEOFFSETSTOTHEREGISTERSCANMULTIPLEDDSDEVICESBESYNCHRONIZEDFOR,SAY,IQCAPABILITYITISPOSSIBLETOUSETWOSINGLEDDSDEVICESTHATOPERATEONTHESAMEMASTERCLOCKTOOUTPUTTWOSIGNALSWHOSEPHASERELATIONSHIPCANTHENBEDIRECTLYCONTROLLEDINFIGURE8,TWOAD9834SAREPROGRAMMEDUSINGONEREFERENCECLOCK,WITHTHESAMERESETPINBEINGUSEDTOUPDATEBOTHPARTSUSINGTHISSETUP,ITISPOSSIBLETODOIQMODULATIONARESETMUSTBEASSERTEDAFTERPOWERUPANDPRIORTOTRANSFERRINGANYDATATOTHEDDSTHISSETSTHEDDSOUTPUTTOAKNOWNPHASE,WHICHSERVESASTHECOMMONREFERENCEPOINTTHATALLOWSSYNCHRONIZATIONOFMULTIPLEDDSDEVICESWHENNEWDATAISSENTSIMULTANEOUSLYTOMULTIPLEDDSUNITS,ACOHERENTPHASERELATIONSHIPCANBEMAINTAINED,ANDTHEIRRELATIVEPHASEOFFSETCANBEPREDICTABLYSHIFTEDBYMEANSOFTHEPHASEOFFSETREGISTERTHEAD9833ANDAD9834HAVE12BITSOFPHASERESOLUTION,WITHANEFFECTIVERESOLUTIONOF01DEGREEFORFURTHERDETAILSONSYNCHRONIZINGMULTIPLEDDSUNITSPLEASESEEAPPLICATIONNOTEAN605WHATARETHEKEYPERFORMANCESPECSOFADDSBASEDSYSTEMPHASENOISE,JITTER,ANDSPURIOUSFREEDYNAMICRANGESFDRPHASENOISE