EDA试题库建设--结果

EDAEDA 试题库建设试题库建设 70 基础题 20 中档题 10 提高题 试题容量 20 套试卷 其中每套试题填 空题 10 空 每空 2 分 选择题 10 题 每题 2 分 简答题 4 题 每题 5 分 分析题 2 题 每题 10 分 设计题 2 题 每题 10 分 基础题部分 填空题 填空题 140 空 空 1 一般把 EDA 技术的发展分为 CAD CAE 和 EDA 三个阶段 2 EDA 设计流程包括 设计准备 设计输入 设计处理 和 器件编程 四个步骤 3 时序仿真是在设计输入完成之后 选择具体器件并完成布局 布线之后进行的时序关系 仿真 因此又称为 功能仿真 4 VHDL 的数据对象包括 变量 常量 和 信号 它们是用来存放各种类型数 据的容器 5 图形文件设计结束后一定要通过 仿真 检查设计文件是否正确 6 以 EDA 方式设计实现的电路设计文件 最终可以编程下载到 FPGA 或者 CPLD 芯片中 完成硬件设计和验证 7 MAX PLUS 的文本文件类型是 VHD 8 在 PC 上利用 VHDL 进行项目设计 不允许在 根目录 下进行 必须在根目录为设计 建立一个工程目录 9 VHDL 源程序的文件名应与 实体名 相同 否则无法通过编译 10 常用 EDA 的设计输入方式包括 文本输入方式 图形输入方式 波形输入方式 11 在 VHDL 程序中 实体 和 结构体 是两个必须的基本部分 12 将硬件描述语言转化为硬件电路的重要工具软件称为 HDL 综合器 13 VHDL 的数据对象分为 常量 变量 和 信号 3 类 14 VHDL 的 操作 符 包括 算术 运算 符 和 符号运算符 15 常用硬件描述语言有 Verilog HDL AHDL 以及 VHDL 16 VHDL 基本语句有 顺序语句 并行语句 和属性自定义语句 17 VHDL 同或逻辑操作符是 XNOR 18 原理图文件类型后缀名是 GDF Verilog HDL 语言文本文件类型的后缀名是 V 19 十六进制数 16 E E1 对应的十进制数值是 224 20 一个完整的 VHDL 程序应包含三个基本部分 即库文件说明 程序包应用说明 和 实体和结构体说明 21 VHDL 不等于关系运算符是 22 STD LOGIC 1164 程序包是 IEEE 库中最常用的程序包 23 文本输入是指采用 硬件描述语言 进行电路设计的方式 24 当前最流行的并成为 IEEE 标准的硬件描述语言包括 vhdl 和 verilog 25 采用 PLD 进行的数字系统设计 是基于 芯片 的设计或称之为 自底向上 的设 计 26 硬件描述语言 HDL 给 PLD 和数字系统的设计带来了更新的设计方法和理念 产 生了目前最常用的并称之为 自顶向下 的设计法 27 EDA 工具大致可以分为 设计输入编辑器 仿真器 hdl 综合器 适配器 以及 下载器 等 5 个模块 28 将硬件描述语言转化为硬件电路的重要工具软件称为 综合器 29 用 MAX plusII 输入法设计的文件不能直接保存在 根目录 上 因此设计者在进入 设计之前 应当在计算机中建立保存设计文件的 工程 30 若在 MAX plusII 集成环境下 执行原理图输入设计方法 应选择 block diagram Schematic 命令方式 31 若在 MAX plusII 集成环境下 执行文本输入设计方法 应选择 vhd 方式 32 maxplus2 max2lib prim 是 MAX plusII 基本 元件库 其中包括 门电路 触发器 电源 输入 输出 等元件 33 maxplus2 max2lib mf 是 函数 元件库 包括 加法器 编码器 译码器 数据选择器数据 移位寄存器 等 74 系列器件 34 图形文件设计结束后一定要通过 编译 检查设计文件是否正确 35 在 MAX plusII 集成环境下可以执行 生成元件 命令 为通过编译的图形文件产生 一个元件符号 这个元件符号可以被用于其他的图形文件设计 以实现 多层次 的系统 电路设计 36 执行 MAX p1us Il 的 Timlng Analyzer 命令 可以 设计电路输入与输出波形间的 延 时量 37 指定设计电路的输入 输出端口与目标芯片引脚的连接关系的过程称为 端口映射 38 MAX plusII 的波形文件类型是 swf 39 层次化设计是将一个大的设计项目分解为若干个 子项目 或者若干个 层次 来完成的 先从 顶层 的电路设计开始 然后在 顶层 的设计中逐级调用 底层 的设计结果 直至 实现系统电路的设计 40 一个项目的输入输出端口是定义在 实体中 中 41 描述项目具有逻辑功能的是 结构体 42 关键字 ARCHITECTURE 定义的是 结构体 43 1987 标准的 VHDL 语言对大小写 不敏感 44 关于 1987 标准的 VHDL 语言中 标识符必须以 英文字母 开头 45 VHDL 语言中变量定义的位置是 结构体中特定位置 46 VHDL 语言中信号定义的位置是 结构体中特定位置 47 变量赋值号是 信号赋值号是 不是操作符号 它只相当与 THEN 作 用 61 assign pin location chip 命令是 MAXPLUSII 软件中 引脚锁定 的命令 62 在 VHDL 中 可以用语句 clock event and clock 0 表示检测 clock 下降沿 63 在 VHDL 中 语句 FOR I IN 0 TO 7 LOOP 定义循环次数为 8 次 64 在 VHDL 中 PROCESS 结构内部是由 顺序 语句组成的 65 执行 MAX PLUSII 的 Simulator 命令 可以对设计的电路进行仿真 66 执行 MAX PLUSII 的 Compiler 命令 可以对设计的电路进行编译 67 执行 MAX PLUSII 的 Programmer 命令 可以对设计的电路进行下载 68 在 VHDL 中 PROCESS 本身是 并行 语句 69 在元件例化语句中 用 符号实现名称映射 将例化元件端口声明语句中的 信号与 PORT MAP 中的信号名关联起来 70 在 MAX PLUSII 集成环境下为图形文件产生一个元件符号的主要作用是 被高层次电 路设计调用 71 在 MAX PLUSII 工具软件中 完成网表提取 数据库建立 逻辑综合 逻辑分割 适 配 延时网表提取和编程文件汇编等操作 并检查设计文件是否正确的过程称为 综合 72 在 VHDL 中 IF 语句中至少应有 1 个条件句 条件句必须由 BOOLEAN 表 达式构成 73 在 VHDL 中 变量 不能将信息带出对它定义的当前设计单元 74 在 VHDL 中 一个设计实体可以拥有一个或多个 结构体 75 在 VHDL 的 IEEE 标准库中 预定义的标准逻辑数据 STD LOGIC 有 9 种逻辑值 76 在 VHDL 中 用语句 clock EVENT AND clock 1 表示 clock 的上升沿 77 仿真是对电路设计的一种 间接的 检测方法 78 Quartus II 中建立设计项目的菜单是 File New Project Wizard 79 执行 Quartus II 的 Create Update Create Symbol Files for Current File 命令 可以 为设计电路建立一个元件符号 80 使用 Quartus II 的图形编辑方式输入的电路原理图文件必须通过 编译 才能进行仿真 验证 81 Quartus II 的波形文件当中设置仿真时间的命令是 Edit Time Bar 82 完整的 IF 语句 其综合结果可实现 组合逻辑电路 83 描述项目具有逻辑功能的是 结构体 84 protel 原理图设计时 按下 Q 键可实现英制和公制的转换 85 在 VHDL 语言的程序中 注释使用 符号 86 protel 原理图设计时 按下 E M M 键 快捷键可实现 移动功能 87 在放置元器件的过程按下 TAB 键可以调出元件属性对话框 88 40mil 大约等于 0 001 m A B 0 001cm C 0 001inch D 0 001mm 89 通常所说的几层板指的是 钻孔图层 的层数 90 执行 Align Top 命令操作 元器件按顶端对齐 91 执行 Align Bottom 命令操作 元器件按底端对齐 92 执行 Align Left 命令操作 元器件按左端对齐 93 执行 Align Right 命令操作 元气件按右端对齐 94 原理图设计时 实现连接导线应选择 Place Wire 命令 95 要打开原理图编辑器 应执行 Schematic 菜单命令 96 进行原理图设计 必须启动 Schematic 编辑器 97 使用计算机键盘上的 Page Down 键可实现原理图图样的缩小 98 往原理图图样上放置元器件前必须先 装载元器件库 99 执行 Tools Preferences 命令 即可弹出 PCB 系统参数设置对话框 100 在印制电路板的 Keep Out Layer 层画出的封闭多边形 用于定义印制电路板形状 及尺寸 101 印制电路板的 Silkscreen Layers 层主要用于绘制元器件外形轮廓以及标识元器件 标号等 该类层共有两层 102 在放置元器件封装过程中 按 Y 键使元器件封装旋转 103 在放置元器件封装过程中 按 X 键使元器件在水平方向左右翻转 104 在放置元器件封装过程中 按 Y 键使元器件在竖直方向上下翻转 105 在放置元器件封装过程中 按 L 键使元器件封装从顶层移到底层 106 在放置导线过程中 可以按 Back Space 键来取消前段导线 107 在放置导线过程中 可以按 Shift Space 键来切换布线模式 108 执行 Center Horizontal 命令操作 元器件按水平中心线对齐 109 MAX plus II 支持原理图 VHDL Verilog 语言及以波形与 EDIF 等格式的文件 并支持混合设计 功能 仿真和 时序 仿真 110 结构体是用于描述设计实体的 内部结构 以及实体端口间的 逻辑关系 它不能 单独存在 必须有一个界面说明即 实体 对具有多个结构体的实体 必须用 CONFIGURATION 配置 语句指明用于综合的结构体和用于仿真的结构体 111 由 已定义的 数据类型不同 的对象元素构成的 数组 称为记录类型的对象 共计 140 空 选择题 选择题 140 题 题 1 关于 EDA 技术的设计流程 下列顺序正确的是 A A 原理图 HDL 文本输入 功能仿真 综合 适配 编程下载 硬件测试 B 原理图 HDL 文本输入 适配 综合 功能仿真 编程下载 硬件测试 C 原理图 HDL 文本输入 功能仿真 综合 编程下载 适配硬件测试 D 原理图 HDL 文本输入 功能仿真 适配 编程下载 综合 硬件测试 2 对利用原理图输入设计方法进行数字电路系统设计 下面说法是不正确的 C A 原理图输入设计方法直观便捷 但不适合完成较大规模的电路系统设计 B 原理图输入设计方法一般是一种自底向上的设计方法 C 原理图输入设计方法无法对电路进行功能描述 D 原理图输入设计方法也可进行层次化设计 3 Quartus II 的设计文件不能直接保存在 B A 系统默认路径 B 硬盘根目录 C 项目文件夹 D 用户自 定义工程目录 4 使用 Quartus II 工具软件建立仿真文件 应采用 D 方式 图形编辑 文本编辑 符号编辑 波形编辑 5 建立设计项目的菜单是 C File New Project New Project Wizard File New Project Wizard 6 在 Quartus II 集成环境下为图形文件产生一个元件符号的主要用途是 D 仿真 编译 综合 被高层次电路设计调 用 7 仿真是对电路设计的一种 B 检测方法 直接的 间接的 同步的 异步的 8 执行 Quartus II 的 B 命令 可以对设计电路进行功能仿真或者时序仿真 Create Default Symbol B Start Simulation Compiler D Timing Analyzer 9 Quartus II 的图形设计文件类型是 B scf bdf vhd v 10 Quartus II 是 C 高级语言 硬件描述语言 EDA 工具软件 综合软件 11 使用 Quartus II 工具软件实现原理图设计输入 应采用 A 方式 模块 原理图文件 文本编辑 符号编辑 波形 编辑 12 一个能为 VHDL 综合器接受 并能作为一个独立的设计单元的完整的 VHDL 程 序称为 C 设计输入 设计输出 设计实体 设计结构 13 VHDL 常用的库是 A 标准库 IEEE B STD WORK PACKAGE 14 在 VHDL 的端口声明语句中 用 A 声明端口为输入方向 IN B OUT INOUT BUFFER 15 在 VHDL 的端口声明语句中 用 B 声明端口为输出方向 IN B OUT INOUT BUFFER 16 在 VHDL 的端口声明语句中 用 C 声明端口为双向方向 IN B OUT INOUT BUFFER 17 在 VHDL 的端口声明语句中 用 D 声明端口为具有读功能的输出方 向 IN B OUT INOUT BUFFER 18 在 VHDL 标识符命名规则中 以 A 开头的标识符是正确的 字母 数字 汉字 下划线 19 在下列标识符中 C 是 VHDL 合法标识符 4h adde B h adde4 h adder 4 h adde 20 在下列标识符中 A 是 VHDL 错误的标识符 4h adde B h adde4 h adder 4 h adde 21 VHDL 程序中的中间信号必须在 中定义 变量必须在 中定 义 B 实体 进程 B 结构体 进程 进程 进程 结 构体 结构体 22 在 VHDL 中 目标变量的赋值符号是 C 23 在 VHDL 中 目标信号的赋值符号是 D 24 在 VHDL 的 FOR LOOP 语句中的循环变量是一个临时变量 属于 LOO 语句的 局部变量 B 事先声明 必须 不必 其类型要 其属性要 25 在 VHDL 的并行语句之前 可以用 C 来传送往来信息 变量 变量和信号 信号 常量 26 在 VHDL 中 PROCESS 结构是由 A 语句组成的 顺序 顺序和并行 并行 任何 27 在 VHDL 中 条件信号赋值语句 WHEN ELSE 属于 C 语句 并行兼顺序 顺序 并行 任意 28 在元件例化 COMPONENT 语句中 用 D 符号实现名称映射 将例 化元件端口声明语句中的信号名与 PORT MAP 中的信号名关联起来 29 把上边的英文缩略语和下边的中文意思对应起来 1 EDA 2 FPGA 3 SOC 4 CPLD 5 ASIC 6 SRAM 7 ISP 8 VHDL 9 BST 10 IEEE a 片上系统 b 复杂可编程逻辑器件 c 现场可编程门阵列 d 静态随机存取存储器 e 在系统可编程 f 超高速硬件描述语言 g 边界扫描测试技术 h 美国电子工程师协会 i 电子设计自动化 j 专用集成电 30 一个项目的输入输出端口是定义在 A A 实体中 B 结构体中 C 任何位置 D 进程体 31 描述项目具有逻辑功能的是 B A 实体 B 结构体 C 配置 D 进程 32 关键字 ARCHITECTURE 定义的是 A A 结构体 B 进程 C 实体 D 配置 33 1987 标准的 VHDL 语言对大小写是 D A 敏感的 B 只能用小写 C 只能用大写 D 不敏感 34 关于 1987 标准的 VHDL 语言中 标识符描述正确的是 A A 必须以英文字母开头 B 可以使用汉字开头 C 可以使用数字开头 D 任何字符都可以 35 符合 1987VHDL 标准的标识符是 A A a 2 3 B a 2 C 2 2 a D 2a 36 不符合 1987VHDL 标准的标识符是 C A a 1 in B a in 2 C 2 a D asd 1 37 变量和信号的描述正确的是 A A 变量赋值号是 B 信号赋值号是 C 变量赋值号是 D 二者没有区别 38 下面数据中属于实数的是 A A 4 2 B 3 C 1 D 11011 STD LOGIG 1164 中定义的高阻是字符 D A X B x C z D Z 39 STD LOGIG 1164 中字符 H 定义的是 A A 弱信号 1 B 弱信号 0 C 没有这个定义 D 初始值 40 如果 a 1 b 0 则逻辑表达式 a AND b OR NOT b AND a 的值是 B A 0 B 1 C 2 D 不确定 41 不属于顺序语句的是 C A IF 语句 B LOOP 语句 C PROCESS 语句 D CASE 语句 42 EDA 的中文含义是 A A 电子设计自动化 B 计算机辅助计算 C 计算机辅助教学 D 计算机辅助制造 43 可编程逻辑器件的英文简称是 D A FPGA B PLA C PAL D PLD 44 现场可编程门阵列的英文简称是 A A FPGA B PLA C PAL D PLD 45 在 EDA 中 IP 的中文含义是 D A 网络供应商 B 在系统编程 C 没有特定意义 D 知识产权核 46 EPF10K30TC144 4 具有多少个管脚 A A 144 个 B 84 个 C 15 个 D 不确定 Quartus II 是哪个公司的软件 A A ALTERA B ATMEL C LATTICE D XILINX 47 VHDL 语言共支持四种常用库 其中哪种库是用户的 VHDL 设计现行工作库 D A IEEE 库 B VITAL 库 C STD 库 D WORK 工作库 48 下列语句中 不属于并行语句的是 B A 进程语句 B CASE 语句 C 元件例化语句 D WHEN ELSE 语句 49 下列关于变量的说法正确的是 A A 变量是一个局部量 它只能在进程和子程序中使用 B 变量的赋值不是立即发生的 它需要有一个 延时 C 在进程的敏感信号表中 既可以使用信号 也可以使用变量 D 变量赋值的一般表达式为 目标变量名 表达式 50 VHDL 语言是一种结构化设计语言 一个设计实体 电路模块 包括实体与结构体 两部分 结构体描述 B A 器件外部特性 B 器件的内部功能 C 器件的综合约束 E 器件外部特性与内部功能 51 在 VHDL 中 为定义的信号赋初值 应该使用 C 符号 A B C D 52 在 VHDL 的 IEEE 标准库中 预定义的标准逻辑位 STD LOGIC 的数据类型中是用 B 表示的 A 小写字母和数字 B 大写字母数字 C 大或小写字母和数字 D 全部是数字 53 在 VHDL 的 IEEE 标准库中 预定义的标准逻辑数据 STD LOGIC 有 C 种逻辑 值 A 2 B 3 C 9 D 8 54 在 VHDL 中 条件信号赋值语句 WHEN ELSE 属于 C 语句 A 并行和顺序 B 顺序 C 并行 D 不存在的 55 在 Quartus II 中 新建时序波形文件时应选择 D A Editor file B Graphic Editor file C Text Editor file D Vector waveform file 56 描述项目具有逻辑功能的是 B A 实体 B 结构体 C 配置 D 进程 57 关键字 ARCHITECTURE 定义的是 A A 结构体 B 进程 C 实体 D 配置 58 1987 标准的 VHDL 语言对大小写是 D A 敏感的 B 只能用小写 C 只能用大写 D 不敏感 59 关于 1987 标准的 VHDL 语言中 标识符描述正确的是 A A 必须以英文字母开头 B 可以使用汉字开头 C 可以使用数字开头 D 任何字符都可以 60 关于 1987 标准的 VHDL 语言中 标识符描述正确的是 B A 下划线可以连用 B 下划线不能连用 C 不能使用下划线 D 可以使用任何字 符 61 符合 1987VHDL 标准的标识符是 A A A 2 B A 2 C 2A D 22 62 符合 1987VHDL 标准的标识符是 A A a 2 3 B a 2 C 2 2 a D 2a 63 不符合 1987VHDL 标准的标识符是 D A a2b2 B a1b1 C ad12 D 50 64 VHDL 语言中变量定义的位置是 D A 实体中中任何位置 B 实体中特定位置 C 结构体中任何位置 D 结构体中特定 位置 65 VHDL 语言中信号定义的位置是 D A 实体中任何位置 B 实体中特定位置 C 结构体中任何位置 D 结构体中特定位 置 66 变量和信号的描述正确的是 A A 变量赋值号是 B 信号赋值号是 C 变量赋值号是 D 二者没有区别 67 变量和信号的描述正确的是 B A 变量可以带出进程 B 信号可以带出进程 C 信号不能带出进程 D 二者没有区 别 68 关于 VHDL 数据类型 正确的是 A 用户不能定义子类型 B 用户可以定义子类型 C 用户可以定义任何类型的数据 D 前面三个答案都是错误的 69 可以不必声明而直接引用的数据类型是 C A STD LOGIC B STD LOGIC VECTOR C BIT D 前面三个答案都是错误的 70 使用 STD LOGIG 1164 使用的数据类型时 B A 可以直接调用 B 必须在库和包集合中声明 C 必须在实体中声明 D 必须在结构体中声 明 71 正确给变量 X 赋值的语句是 B A X顺序语句 顺序语句 when 选择值或 标示符 顺序语句 顺序语句 When others 顺序语句 end case 29 简述基于 VHDL 语言的工程设计的基本流程 1 设计准备 包括系统设计 设计方案论证和器件选择等 2 设计输入 由设计 者利用 EDA 工具的文本编辑器或图形编辑器对器件的逻辑功能进行描述 以文本方式或 图形方式表达出来 进行编辑和编译 变成 VHDL 文件格式 3 设计实现 利用 EDA 软件系统的综合器进行逻辑综合 然后进行器件的布局 布线和适配 最后生成下载 文件或位流数据文件 4 器件编程与配置 设计编译好后 将数据文件通过编程器或 下载电缆下载到目标芯片 FPGA CPLD 中 5 设计验证 在上述设计过程中 同时进 行验证过程 包括行为仿真 功能仿真 时序仿真和硬件仿真 器件测试 30 什么是时序仿真 时序仿真 就是接近真实器件运行特性的仿真 仿真文件中已包含了器件硬件特性参数 因而 仿真精度高 31 什么是功能仿真 功能仿真 是直接对 HDL 原理图描述或其他描述形式的逻辑功能进行测试模拟 以了 解其实现的功能是否满足原设计的要求 32 VHDL 操作符有哪几种类型 逻辑操作符 关系操作符 算术操作符 符号操作符 33 结构体中包含的四类功能描述语句是那些 进程语句 定义顺序语句模块 信号赋值语句 将设计实体内的处理结果向定义 的信号或界面端口进行赋值 子程序调用语句 用以调用过程或函数 并将获得的结果 赋值于信号 原件例化语句 对其他的设计实体作远元件说明 并将此元件的端口与其 他的元件 信号或高层次实体的界面端口进行连接 34 在 VHDL 中 并行语句有哪些 其在结构体中使用的格式是如何 并行信号赋值语句 进程语句 块语句 条件信号赋值语句 元件例化语句 生成语句 并行过程调用语句 参数传递映射语句 端口说明语句 35 顺序语句与并行语句的特点和用途 顺序语句 特点 在程序执行时 按照语句的书写顺序执行 前面的语句的执行结果 可能直接影响后面语句的执行 用途 主要用于模块的算法部分 用若干顺序语句构 成一个进程或描述一个特定的算法或行为 顺序语句不能直接构成结构体 必须放在进程 过程中 并行语句 特点 不按书写顺序执行 可作为一个整体运行 程序执行时只执行被激 活的语句 被激活的并行语句是同时执行的 用途 主要用于表示算法模块间的连接关 系 模拟实际硬件电路工作的并行性 可以直接构成结构体 36 简述 WITH SELECT WHEN 选择信号赋值语句和 CASE WHEN 顺序语句的异同 WHEN ELSE 条件信号赋值语句中无标点 只有最后有分号 必须成对出现 是 并 行 语 句 必 须 放 在 结 构 体 中 IF ELSE 顺序语句中有分号 是顺序语句 必须放在进程中 37 简述 PROCESS 语句结构的三部分构成 并说明进程语句 顺序语句和信号之间的关 系 答 PROCESS 语句结构是由三部分构成 即进程说明部分 顺序描述语句部分 和敏感信号参数表 2 各个进程是并行运行的 无先后之分 必须放在结构体中 顺 序语句是按顺序运行的 有先后之分 必须放在进程中 信号放在结构体和进程之间 是 用以完 成 各 个 进 程 之 间 数 据 交换 38 采用可编程逻辑器件进行电路和系统设计有什么好处 优点 便于修改和调试 缩短开发周期 降低开发成本 简化系统构成 缩小系统体积 降低系统功耗 提高系统可靠性等 39 Protel 99SE 的元件属性中 Lib Ref Footprint Designator PartType 分别代表什么含 意 答 Lib Ref 代表元件图形符号名称 Footprint 代表元件封装名称 Designator 代表元件标 号 PartType 代表元件主要规格型号 40 简要说明印刷电路板设计的一般步骤 答 1 绘制原理图 2 启动 PCB 编辑器并设置参数 3 定义板框 4 装入网 络表和元件封装库 5 元件布局 6 自动布线 7 手工调整 8 DRC 检查 9 编辑丝印层 10 文件保存与输出 41 简要说明原理图设计的一般步骤 答 1 设置图纸大小 2 设置环境 3 放置元件 4 原理图布线 5 编辑 与调整 6 输出报表 7 存盘打印 42 简单介绍一下电路板的分类 答 印刷电路板常见的板层结构包括单层板 Single Layer PCB 双层板 Double Layer PCB 和多层板 Multi Layer PCB 三种 这三种板层结构的简要说明如下 单层板 即只有一面敷铜而另一面没有 敷铜的电路板 通常元器件放置在没有敷铜 的一面 敷铜的一面主要用于布线和焊接 双层板 即两个面都敷铜的电路板 通常称一面为顶层 Top Layer 另一面为底层 Bottom Layer 一般将顶层作为放置元器件面 底层作为元器件焊接面 多层板 即包含多个工作层面的电路板 除了顶层和底层外还包含若干个中间层 通 常中间层可作为导线层 信号层 电源层 接地层等 层与层之间相互绝缘 层与层的连 接通常通过过孔来实现 43 在 PCB 设计中 选取元件的主要方法有哪些 答 1 直接选取元件 2 画框选取元件 3 用菜单命令选取元件 44 执行自动布线的方法主要有下几种 答 1 全局布线 All 2 指定网络布线 Net 3 指定两连接点布线 Connection 4 指定元件布线 Component 5 指定区域布线 Area 45 在 PCB 设计中的 DRC 电气规则检查主要有几种方式 答 实时检查 On Line DRC 和分批检查 Batch DRC 46 与与 HDL 文文本本输输入入法法相相比比较较 原原理理图图输输入入法法有有何何优优点点 1 设计者不需增加新的相关知识 如 HDL 等 2 输入方法与用 protel 作图相似 设计过程形象直观 适合初学者入门 3 对于较小的电路模型 其结构与实际电路十分接近 设计者易于把握电路全局 适合设计小型数字电路 4 设计方式接近于底层电路布局 因此易于控制逻辑资源的耗用 节省面积 47 写写出出结构体的一般语言格式结构体的一般语言格式并说明其作用并说明其作用 ARCHITECTURE 结构体名 OF 实体名 IS 说明语句 BEGIN 功能描述语句 END ARCHITECTURE 结构体名 结构体用于描述电路器件的内部逻辑功能或电路结构 使用的语句有顺序语句和并行语 句 48 写出五种以上的 写出五种以上的 VHDL 的预定义数据类型 的预定义数据类型 布尔 BOOLEAN 数据类型 位 BIT 数据类型 位矢量 BIT VECTOR 数据类型 字符 CHARACTER 数据类型 整数 INTEGER 数据类型 实数 REAL 数据类型 字符串 STRING 数据类型 时间 TIME 数据类型 49 若状态机仿真过程中出现毛刺现象 应如何消除 试指出两种方法 并简单说明其原 理 方法 1 添加辅助进程对输出数据进行锁存 方法 2 将双进程状态机改写为单进程状态机 其输出也是锁存过了 故能消除毛刺 50 描述一下 EDA 技术的 4 个基本条件 答 1 大规模可编程逻辑器件为设计载体 2 硬件描述语言为系统逻辑描述的主要表达手段 3 软件开发工具 它是利用 EDA 技术进行点字系统设计的智能化的自动化设计工具 4 实验开发系统 它是利用 EDA 技术进行电子系统设计的下载工具及硬件验证工具 51 试用 TYPE 语句定义这样一个数组 要求数组名称为 HELLO 其中包含十个由 INTEGER 类型的数据 按升序排列 答 TYPE HELLO IS INTEGER RANGE 0 TO 9 52 什么叫标识符 VHDL 的基本标识符是怎样规定的 答 标识符是指用来为常数 变量 信号 端口 子程序或者参数等命名 由英文字母 数字和下划线组成 遵从的规则 1 首字符必须是英文字母 2 不连续使用下划线 不以下划线 结尾的 3 大小写英文字母等效 可以大小写混合输入 4 标识符中不能有空格 5 VHDL 的保留字不能用于作为标识符使用 53 简单比较一下 EXIT 语句和 NEXT 语句的区别 答 EXIT 语句和 NEXT 语句都是 LOOP 语句的内部循环控制语句 区别是 NEXT 语句 是跳向 LOOP 语句的起始点 而 EXIT 语句则是跳向 LOOP 语句的终点 54 判断以下标识符是否合法 AB ABDED AB12 9 ADF 78 FDFD 答 非法 合法 非法 合法 非法 55 简单描述一下 VHDL 语言中描述整数的数制表示法 答 主要由 5 部分组成 第 1 部分 用十进制数标明的数制进位基数 第 2 部分 数制分隔符 第 3 部分 表达的数值 第 4 部分 指数分隔符 第 5 部分 指数部分 为 0 时可以略去 56 一个设计实体由哪几个基本部分组成 它们的作用如何 答 1 库与程序包部分 使实体所用资源可见 2 实体部分 设计实体的外部特征描述 3 结构体部分 设计实体的内部电路结构或功能描述 分析题 分析题 28 题 题 70 分析题 28 道 1 在下面横线上填上合适的语句 完成减法器的设计 由两个 1 位的半减器组成一个 1 位的全减器 1 位半减器的描述 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY HALF SUB IS PORT A B IN STD LOGIC DIFF COUT OUT STD LOGIC END HALF SUB ARCHITECTURE ART OF HALF SUB IS BEGIN COUT A XOR B 借位 DIFF NOT A AND B 差 END 1 位全减器描述 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY FALF SUB IS PORT A B CIN IN STD LOGIC DIFF COUT OUT STD LOGIC END FALF SUB ARCHITECTURE ART OF FALF SUB IS COMPONENT HALF SUB PORT A B IN STD LOGIC DIFF COUT OUT STD LOGIC END COMPONENT SIGNAL T0 T1 T2 STD LOGIC BEGIN U1 HALF SUB PORT MAP A B T0 T1 U2 HALF SUB PORT MAP T0 CIN T1 T2 COUT T2 END 2 在下面横线上填上合适的语句 完成分频器的设计 说明 占空比为 1 1 的 8 分频器 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL USE IEEE STD LOGIC UNSIGNED ALL ENTITY CLKDIV8 1TO2 IS PORT CLK IN STD LOGIC CLKOUT OUT STD LOGIC END CLKDIV8 1TO2 ARCHITECTURE TWO OF CLKDIV8 1TO2 is SIGNAL CNT STD LOGIC VECTOR 1 DOWNTO 0 SIGNAL CK STD LOGIC BEGIN PROCESS CLK BEGIN IF RISING EDGE CLK THEN IF CNT 11 THEN CNT 00 CK NOT CK ELSE CNT CNT 1 END IF END IF CLKOUT CK END PROCESS END 3 在下面横线上填上合适的语句 完成 60 进制减计数器的设计 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL USE IEEE STD LOGIC UNSIGNED ALL ENTITY COUNT IS PORT CLK IN STD LOGIC H L OUT STD LOGIC VECTOR 3 DOWNTO 0 END COUNT ARCHITECTURE BHV OF COUNT IS BEGIN PROCESS CLK VARIABLE HH LL STD LOGIC VECTOR 3 DOWNTO 0 BEGIN IF CLK EVENT AND CLK 1 THEN IF LL 0 AND HH 0 THEN HH 0101 LL 1001 ELSIF LL 0 THEN LL 1001 HH HH 1 ELSE LL LL 1 END IF END IF H HH L LL END PROCESS END BHV 4 在下面横线上填上合适的语句 完成 4 2 优先编码器的设计 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY CODE4 IS PORT A B C D IN STD LOGIC Y0 Y1 OUT STD LOGIC END CODE4 ARCHITECTURE CODE4 OF CODE4 IS SIGNAL DDD STD LOGIC VECTOR 3 DOWNTO 0 SIGNAL Q STD LOGIC VECTOR 31 DOWNTO 0 BEGIN DDD A PROCESS DDD BEGIN IF DDD 0 0 THEN Q 11 ELSIF DDD 1 0 THEN Q 10 ELSIF DDD 2 0 THEN Q 01 ELSE Q 00 END IF END PROCESS Y1 Q 0 Y0 Q 1 END CODE4 5 在下面横线上填上合适的语句 完成 10 位二进制加法器电路的设计 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL USE IEEE STD LOGIC UNSIGNED ALL ENTITY ADDER1 IS PORT A B IN STD LOGIC VECTOR 9 DOWNTO 0 COUT OUT STD LOGIC SUM OUT STD LOGIC VECTOR 9 DOWNTO 0 END ARCHITECTURE JG OF ADDER1 IS SIGNAL ATEMP STD LOGIC VECTOR 10 DOWNTO 0 SIGNAL BTEMP STD LOGIC VECTOR 10 DOWNTO 0 SIGNAL SUMTEMP STD LOGIC VECTOR 10 DOWNTO 0 BEGIN ATEMP 0 BTEMP 0 SUMTEMP ATEMP BTEMP SUM SUMTEMP 9 DOWNTO 0 COUT SUMTEMP 10 END 6 在下面横线上填上合适的语句 完成计数器的设计 说明 设计一个带有异步复位和时钟使能的一位八进制加法计数器 带进位输出端 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL USE IEEE STD LOGIC UNSIGNED ALL ENTITY CNT8 IS PORT CLK RST EN IN STD LOGIC CQ OUT STD LOGIC VECTOR 43 DOWNTO 0 COUT OUT STD LOGIC END CNT8 ARCHITECTURE BEHAV OF CNT8 IS BEGIN PROCESS CLK RST EN SIGANL CQI STD LOGIC VECTOR 2 DOWNTO 0 BEGIN IF RST 1 THEN CQI 000 IF CLK EVENT AND CLK 1 THEN IF EN 1 THEN IF CQI 111 THEN CQI CQL 1 ELSE CQI 000 END IF END IF END IF IF CQI 111 THEN COUT 1 ELSE COUT 0 END IF CQ CQI END PROCESS END BEHAV 7 程序注释 library ieee 定义元件库 use ieee std logic 1164 all ENTITY aa1 is 定义实体 port a b s in bit a b s 为输入端口 数据类型 bit end aa1 实体描述结束 architecture one of aa1 is 定义结构体 y a when s 0 else b 当 S 0 时 y a 否则等 b end one 结构体描述结束 逻辑功能 2 选 1 选择器 signal s1 bit 定义信号 s1 begin process clk d 进程语句 begin if clk 1 判断高电平 then s1 d d 向信号赋值 end if q s1 信号 s1 向 q 赋值 end process end bo 逻辑功能 锁存器描述 8 阅读以下程序 绘制模块图电路 并简述其功能 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL USE IEEE STD LOGIC UNSIGNED ALL ENTITY EXAM3 IS PORT rst clk plus sub IN STD LOGIC dou OUT STD LOGIC VECTOR 3 DOWNTO 0 END ARCHITECTURE ART OF EXAM3 IS BEGIN PROCESS clk rst plus sub IS begin IF rst 1 THEN dout 0 ELSIF CLK EVENT AND CLK 1 THEN If plus sub 1 then If dout 9 then dout 0000 Else dout dout 1 End if Elsif plus sub 0 then If dout 0 then dout 1001 Else dout dout 1 End if End if END IF END PROCESS END 答 带异步复位端子的十进制可逆计数器 9 阅读以下程序 绘制模块图电路 并简述其功能 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY ENCODER IS PORT A B C D E F G H IN STD LOGIC Y 0 Y 1 Y 2 OUT STD LOGIC END ENCODER ARCHITECTURE ART1 OF ENCODER IS SIGNAL OUTS STD LOGIC VECTOR 2 DOWNTO 0 BEGIN OUTS 2 DOWNTO 0 111 WHEN H 1 ELSE 110 WHEN G 1 ELSE 101 WHEN F 1 ELSE 100 WHEN E 1 ELSE 011 WHEN D 1 ELSE 010 WHEN C 1 ELSE 001 WHEN B 1 ELSE 000 WHEN A 1 ELSE XXX Y 0 OUTS 0 Y 1 OUTS 1 Y 2 OUTS 2 END ART1 答 8 3 优先编码器 模块图略 10 阅读以下程序 画出对应的硬件电路图原理图 并描述其功能 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY EXAMPLE IS PORT A B C IN BOOLEAN OUTPUT OUT BOOLEAN END ARCHITECTURE ART OF EXAMPLE IS BEGIN PROCESS A B C IS VARIABLE N BOOLEAN BEGIN IF A THEN N B ELSE N C END IF OUTPUT N END PROCESS END 答 2 1 数据选择器 11 判断下面的程序中是否有错误 请直接给出改正后完整的程序 Library ieee Use ieee std logic 1164 all Entity mux21 is Port a b in std logic Sel in std logic C out std logic End sam2 Architecture one of mux21 is Begin If sel 0 then c a Else c b End if End two 答 Library ieee Use ieee std logic 1164 all Entity mux21 is Port a b in std logic Sel in std logic C out std logic End mux21 Architecture one of mux21 is Begin Process a b sel begin If sel 0 then c a Else c b End if End process End one 12 执行下列语句后 计算 Q 的值 SIGNAL E STD LOGIC VECTOR 2 TO 5 SIGNAL Q STD LOGIC VECTOR 9 DOWNTO 2