（物理电子学专业论文）基于环形行波振荡器的全局时钟分布网研究.pdf

浙 1 人学硕1 学何论文 摘要 在现代v 1 s t 系统甩，时钟信号h 益受到重视，因其质量好坏对系统性能有 着重大的影响。随着频率和集成度的提高，时钟网络的设计面临着重大的挑战。 高性能的时钟网络要求具有较低的时钟小确定性以及较小的功耗。 本文首先概述_ 时钟分布网络的相关知识，包括时钟分靠网络的基本结构、 时钟分和网络的重要量度以及现有的时钟网络技术。着重研究了一种干兆赫兹时 钟产生电路环形行波振荡器，该振荡器由差分传输线和c m o s 反相器对组成， 具有低功耗、低抖动的优点。振荡器的工作原理涉及了微电子集成电路以及传输 线等基本理论。本文基于理论分析与软件仿真相结合，详细分析了振荡电路各组 成部分的上作原理，给卅了相应的数学模型及仿真图。接管再深入分析，并对单 环振荡器电路进 ：了时域、频域仿真，并研究了几何参数对单环振荡电路的性能 的影响，对今后环形行波振荡器电路的泼计分析具有参考价值。论文最后对环形 行波振荡器阵列进行了仿真，仿真结果表明该振荡器阵列具有较好的相位一致 性，较小的偏斜，适合作为下一代集成电路的全局叫钟分布网络。 关键词：全局时钟分布网；环形行波振荡器；差分传输线；c m o s 反相器对；数 学模型；仿真 塑坚l 大堂堡主堂垡堡壅 a b s t r a c t i nm o d e r nv l s is y s t e m ，c l o c k s i g n a l ，t h eq u a l i t yo fw h i c ha f f e c t st h e p e r f o r m a n c eo ft h ew h o l es y s t e m ，i sc o n s i d e r e dt ob em o r ea n dm o r ei m p o r t a n t w i t h t h ei n c r e a s i n gf r e q u e n c ya n di n t e g r a t i o nd e g r e e ，d e s i g no ft h eh i g hq u a l i t yc l o c k n e t w o r ki sf a c i n gg r e a t e ra n dg r e a t e rc h a l l e n g e s ，d u et ot h er e q u i r e m e n t so fl o w e r c l o c ku n c e r t a i n t ya n dl o w e r p o w e rc o n s u m p t i o n i nt h i sp a p e r , r o t a r yt r a v e l i n gw a v eo s c i l l a t o r ( r 1 w 0 ) ，ag i g ah e r t zc l o c k g e n e r a t i o nc i r c u i t ，i sr e s e a r c h e da n da n a l y z e d r t w oc o n s i s t s o fad i f f e r e n t i a l t r a n s m i s s i o nl i n ea n dm u l t i p l ea n t i p a r a l l e li n v e r t e rp a i r s a n dr t w oi sl o wp o w e r c o n s u m i n g , w i t hl o wj i t t e r , t h ep r i n c i p l e o fr t w oi s g r e a t l yr e l a t e d t ot h e m i c r o e l e c t r o n i c sa n dt r a n s m i s s i o nl i n em o d e l b a s e do nt h ep r i n c i p l ea n a l y s i sa n d s o f t w a r es i m u l a t i o n ，t h i sp a p e ra n a l y z e se v e r yc o m p o n e n to fr 1 3 , v oi nd e t a i la n d g i v e so u tt h ec o r r e s p o n d i n gm a t h e m a t i c a lm o d e la n ds i m u l a t i o nr e s u l t s 。m o r e o v e li t r e a l i z e st h es i m u l a t i o nf o ro n er i n go fr t w o ，b o t hi nt i m ea n df r e q u e n c yd o m a i n i t a l s oa n a l y z e st h ei m p a c to ft h eg e o m e t r i cp a r a m e t e r sf o rt h ep e r f o r m a n c eo fr t w o ， w h i c hm a yh e l pt oi m p r o v et h ef u r t h e rr e s e a r c h ，f i n a l l yt h i sp a p e rc o m p l e t e st h e s i m u l a t i o nf o rt h e a r r a y s o fo s c i l l a t o r s ，a n dt h es i m u l a t i o nr e s u l t ss h o wt h a tt h e r t w oa r r a yh a sv e r yg o o dp h a s ec o n g r u e n c ya n dl o ws k e wt h a ti tc a nb eu s e df o rt h e 醇o b a tc l o c kd i s t r i b u t i o nn e t w o r k sf o rt h en e x tg e n e r a t i o nv l s ic i r c u i t s 。 【k e yw o r d s ：g l o b a lc l o c kd i s t r i b u t i o nn e t w o r k ；r o t a r yt r a v e l i n gw a v eo s c i l l a t o r ； d i f f e r e n t i a lt r a n s m i s s i o nl i n e ；c m o si n v e r t e rp a i r s ；m a t h e m a t i c a lm o d e l s ； s i m u l a t i o n i i 浙江大学硕十学位论文 第1 章时钟分布网络概述 1 - l 引言 现今几乎所有的集成数字系统( 从低级的a s i c 到微处理器) 都采用同步系 统即只有一个时钟源。通过时钟分布网络将时钟信号从时钟发生器或时钟源连 接到分布于芯片各处的功能模块的时钟输入端。这种系统的好处是为系统提供了 一个全局框架，允许多个功能模块在同一时刻工作并可以共享数据。唯一的代价 是需要设计一个好的时钟网络，保证各功能模块的正常工作。由于时钟控制着系 统的性能、可靠性以及功耗，因此如何设计时钟分布网络对于任何数字系统而言 是一个及其重要的一部分。 典型的时钟分布网络采用树形结构，时钟树由互连线以及缓冲器组成。树形 网络结构在许多代微处理器中得到了有效的应用。图1 t 是一个典型的微处理器 时钟分布网络。 系统时钟 反馈时钟 e $ 1 0 n ；i ) 全局( d o b 曲 分区( i 局邢【i o 蚰i 圈11 典型的微处理器时钟分布网络 首先通过锁相环( p l l ，p h a s el o c k e d l o o p ) 将系统时钟和内部反馈时钟进 行同步，然后将得到的系统时钟经由全局缓冲器放大，并输送到各分层次模块。 时钟分布网络最终是将时钟信号输送到各功能模块的时钟输入端( c l o c kp jn ) 。 为了能够将时钟信号有效地送达各功能模块，一般采用多级缓冲器来传输。在图 浙江大学硕士学位论文 1 1 中，由于各功能模块均匀分布，因此每级缓冲器可采用相同尺寸，保证时钟 延迟的一致。对于各功能模块非均匀分布的状况，我们可以通过不断调整缓冲器 尺寸，达到各支路延迟一致。为设计和分析方便，时钟网络一般划分为几个不同 的层次：全局、分区、局部。全局时钟分布网络负责将时钟从全局时钟缓冲器 ( g l o b a lb u f f e r ) 传送到分组缓冲器( s e c t o rb u f f e r ) ，由于分组缓冲器分布于芯 片各处，所以一般来浇这部分分布线路是最长的，全局时钟分布网络也是时钟网 络设计中最主要的部分。全局分布网络设计时关心的是时钟信号的完整性，即保 证快速的上升下降边沿，减少时钟不确定性的引入。区域时钟分布网络定义为 从分组缓冲器到时钟输入端的时钟信号的分布。区域时钟分布网络对时钟的不确 定性以及功耗均有一定的影响，但不是占主导地位。局部时钟分布网络直接与器 件相连，它消耗时钟网络中大部分的功率，因此在局部时钟分布网络设计中主要 考虑的是功耗。根据各部分分布网络在时钟分布网络中的作用以及影响不同，在 设计中要针对不同的要求进行详细设计分析。 1 2 时钟网络质量的重要量度 由于时钟网络在v l s i 系统中占据重要地位，时钟网络质量的好坏对系统性 能有很大的影响。为此，我们需要去了解衡量时钟网络质量的量度。时钟网络质 量的重要量度从大的方面来讲主要是两个方面：时钟不确定性和功耗，两者在微 处理器设计中占据重要地位，并影响微处理器的性能以及可靠性。 1 2 1 时钟不确定性 理想情况下的时钟信号应具有固定的周期，上升下降时间几乎为零，并且 时钟能同时抵达所有的触发器。然而实际的时钟很难达到这种理想模型，存在很 多不确定性，从而导致了时序的错误。任何的时序错误都将严重影响整个系统的 性能和功能的正确性。时钟的不确定性主要包含两个部分：偏斜和抖动。 时钟偏斜( c l o c ks k e w ) 。1 定义为时钟源分布到不同的时钟目的端的延时差。 如图1 2 ，假设时钟驱动器位于芯片的一角，而目标触发器分散在芯片各处。所 以时钟到达每个触发器的时间将略微不同。其中一些触发器会较早接收到时钟信 号，而其他的将较晚接收到，这就导致了偏斜的存在。 浙江人学硕士学位论文 图i 2 时钟偏斜示意图” 造成时钟网络偏斜的原因主要有以下几种：1 ) 从时钟到触发器的全局连线 长度不同；2 ) 不同路径上的门延迟不同；3 ) 时钟信号驱动的扇出不同等。偏斜 对整个系统的性能以及功能的征确性产生很大的影响。 k 。 ( 本周期) 较晚的时钟 较早的时钟 较早的时钟 ( 下一个周期) t 垒!一 ：一： f 一 图1 3 时钟偏斜的影响” t 扫 为了说明时钟偏斜对电路功能的影响，考虑图1 3 所示的情况。图1 3 给 出了一个时序系统和时序波形图。在时序系统中包含了两个上升沿触发的触发器 浙江人学硕士学位论文 以及一个代表逻辑门的组合云块。通过逻辑云块有多种路径，可以用两个参数描 述：最长路径延迟乃一和最短路径延迟乃。护假设时钟到达远端触发器较早， 到达近端触发器较晚。当时钟达到近端触发器，经过k 一。( 从时钟到来直到触 发器输出稳定的延迟时间) 的延迟后将新的数掘传送到逻辑云块里，随后经过逻 辑组合的最大延迟乃，在到达远端触发器时，必须满足触发器的建立时间瓦。 ( 时钟到来之前输入数据必须稳定的时间) 。然而，如果由于偏斜使时钟到达远 端触发器较早，可能出现如图1 3 所示的波形问题。下一个周期的较早时钟将到 达并且从当前周期锁定数据，但按照建立时间这个数据还不稳定，这将会导致电 路出现错误。时钟偏斜是永远存在的，但是其大到一定程度，就会严重影响设计 的时序，因此需要用户在设计中尽量减小其影响。 时钟抖动( j i t t e r ) 是指时钟边沿的输出位置和理想情况存在的误差。如图 1 4 所示。通常我们期望时钟边沿上升还是下降都处于幽时钟周期间隔丌的时间 上的同一点。然而，各种因素的变化使时钟边沿在各个周期中来回移动。这可能 被看作时钟边沿的一个错误或边沿不确定态，或者是时钟周期的不确定态。如果 将每个时钟周期的波形叠加，将发现它随着时钟前后漂移，这就是抖动的影响。 抖动一般可以分为确定性抖动和随机抖动；确定性抖动一般比较大，而且可以追 踪到特定的来源，如信号噪声、串扰、电源系统和其他类似的来源；随机抖动 般是出环境内的因素造成的，如热干扰和辐射等，而且往往难以追踪。 偏斜和抖动的差别是：偏斜是在芯片上两个不同位置的同一时钟边沿之间的 差别，抖动是在芯片上同一点的时钟边沿期望的时间与实际时间之问的差别。 抖动的测量有几种方法，如图1 4 所示。一种是绝对的抖动测量，通过使用 一个没有抖动的时钟信号作为参考，例如第一个时钟被给定的周期i 。平均分 离。第二个时钟有抖动，该时钟边沿是与无抖动时钟边沿发生的绝对时间点对比 测量的。也就是说互与乏。相比较，墨与2 z 二。相比较，等等a 另一种是周期问抖动测量，测量相对于上一个时钟边沿的抖动，简单对比当 前时钟周期与期望的周期，即测出晖- l 一，) 一t 。由于我们往往只关心逻辑功 能是否可以在当前时钟周期内完成，而不关心任何绝对时间参考，所以我们对周 4 浙江人学硕士学位论文 期间抖动比较感兴趣。时钟网络设计的目标是减小抖动，特别是在时钟发生器电 路中更是这样。 无抖动 无抖动 的时钟 有抖动 绝对抖动的时钟 有抖动 相对抖动的时钟 1 2 2 时钟的功耗 2 3 卜l n 图1 4 时钟抖动的定义 时钟电路的功耗可以很大。正如前面所提到的，在高性能设计里可能占总功 耗的3 0 4 0 。功耗由两部分组成：静态功耗( s t a t i c ) 和动态功耗( d y n a m i c ) 。 静态功耗是由c m o s 中的漏电流引起的，跟芯片的规模，供电电压的大小，和环 境温度有关系。动态功耗是由c m o s 门输出电容充电和放电引起的，动态功耗跟 供电电压、时钟频率、电容大小等有关。其表达式为p = c v 2 ，。降低静态功耗 主要依靠工艺方面的改进，而我们讨论的大部分降低功耗的技术都是用来降低动 态功耗。 在大规模数字电路中由时钟产生的电容非常高，刈能在纳法的数量级，因此 产生了巨大的动态功耗。时钟的电容来源很多。首先，会属互连线的互电容以及 自电容，它是时钟网络电容的一个主要来源。第二，在时钟分布网络有大的缓冲 器，b i 起了大扇出和本身电容项。第三，存在与时钟驱动的触发器输入相关联的 电容。出于这些电容会直接产生功耗。设计时钟分布网络时，我们需要将这些电 容最小化。 浙江大学硕士学位论文 1 3 时钟分布网络设计面临的挑战 芯片工作频率和集成度的提高给时钟网络的设计带柬很大的困难。图1 5 是i t r s ”1 ( i n t e r n a t i o n a lt e c h n o l o g yr o a d , t a pf o rs e m i c o n d u c t o r s ) 关于微 处理器频宰的发展趋势。在可以预见的未来凡年，时钟频率仍将继续按摩尔定律 增长，意味着时钟周期不断减小。为保证电路正常稳定地工作，时钟网络的偏斜 以及抖动需要随着时钟周期按比例减小。另外，在高频情况下，互连线的电感效 应越束越显著，因此在设计中我们还需要考虑互连线的电感效应。 图1 6 是l t r s 关于动态功耗的趋势与芯片动态功耗的比较图。可以看到， 芯片的动念功耗增长速度超过了i t r s 对丁芯片动态功耗发展的预测。为降低动 态功耗，我们需要将电容最小化。 态功耗，我们需要将电容最小化。 ； v 斟 嚣 雠 副 崩 妊 ，j ，t 7 。 i 年世 图1 5i t i i s 关于微处理器的频率发展的趋势 图16i t r s 关于动态功耗的趋势f ，芯片动志功耗增长的比较 一n工9分cmnb巴卫uo可000 浙江大学硕十学位论文 一般来晚，一个高性能稳定的时钟网应具有如下特点： 1 ) 快速的上升下降沿时间； 2 ) 较小的偏斜及较低的时钟抖动，以保证电路正常工作； 3 ) 低功耗，由于v l s i 芯片的发展方向是高集成度和低功耗，时钟网的功耗 占总功耗很大一部分( 约3 0 ) ，因此要求设计的时钟功耗较低，进而降低了系 统的总功耗。 4 ) 占用较少的芯片面积，芯片面积的大小很大程度上决定了生产成本，因 而现代工艺大多要求高集成度v l s i 设计。 设计一个高频高集成度下具有高性能的时钟网络是一项相当复杂且具挑战 性的任务。在设计中，我们需要对时钟网络设计中出现的问题以及各种时钟网络 技术详细的进行分析、评估、优化，从而设计出符合要求的高性能时钟分布网络。 1 4 现有的时钟网络技术综述 在1 1 中提到，全局时钟网络需要将时钟信号从信号源传输到分散于芯片 各处的功能模块，它是时钟网络设计中最为重要的部分。我们这里讨论的主要是 关于全局时钟网络的分布。全局时钟网中最为关心的是时钟的不确定性。由于时 钟信号需要在芯片一k 的所有区域基本致，所以希望所有分布的时钟信号有一个 一致的延迟。币确的时钟的设计的关键是设计应尽可能平衡。 传统的理想的分布网络是h 树结构。1 ，如图1 ，7 所示。在h 树结构里，从 中心到所有分支点的距离相同，因此信号延迟期望相同。这种结构的局限性是由 于布线限制和不一致的扇出要求使其较难实现。但是出于这种结构简单，在芯片 电路设计中得到了广泛的应用。 甓前 h 树 幽1 7 对称时钟树结构 浙江大学硕士学位论文 随着频率及集成度的提高，纯粹的h 树方法存在着较大的缺陷，如功耗较大 以及会导致偏斜累积等。因此为了满足微处理器不断发展的需求，开发新的时钟 分布网络技术十分必要。近年来，高性能的时钟网络的设计也受到了重大的关注。 对于这一问题有两方面的技术创新。一是对h 树结构进行改进，由于h 树结构的 时钟网络技术比较成熟，所以人们希望在此基础上对h 树结构进行改进，以满足 高频下对时钟网络的要求；另一方面，用新的拓扑结构来替代h 树结构。在这一 部分中，我们将总结各种时钟网络技术，并对它们的优缺点进行简单的比较。 1 4 1 改进h 树技术 由于以往的时钟网络一般都采用h 树结构，所以得到高性能的全局时钟分布 网络，最直接、实用的做法是改进h 树的设计，工业界对此的也投入了大量研究。 采用按比例缩小( s c a l i n g ) 的方法，对现有的时钟网络进行缩尺，并在某些部 分按要求改进，进而满足高性能时钟网络的要求。这里，我们将简要介绍一些改 进的h 树技术。 1 ) 优化h 树结构技术 在很多文献 3 4 儿5 中，人们做了大量的努力来优化h 树结构，以减少偏 斜，延迟以及功耗。在文献 3 中，时钟嘲络设计从选择一个较粗的拓扑丌始， 即选择对称的h 树结构以及相同尺寸的缓冲器类型。然后根据各个分支的负载不 同，选择缓冲器的尺寸。最后，使用r 个自动调整算法调整各具体支路，以达到 各支路问的延迟的平衡。该调整算法具有较快的运行速度，因此当时钟负载或者 缓冲器位置改变时，可以快速的凋整j 爰i 9 络结构以满足要求。在设计中，该方法需 要对器件和互连线进行精确建模。这种方法适用于需要精确的时序的电路时钟分 布，但它没有从根本上改变由于频率升高而导致的偏斜与抖动累积的问题，冈此 i 适合作为未来的微处理系统的时钟网络。 2 ) d e s k e w 缓冲器技术 使用可编程的d e s k e w 缓冲器 6 7 9 是另一种有效减小时钟偏斜的技术。 改方法是通过使用可编程缓冲器调整各支路的延迟。图1 8 所示的是一个具有 d e s k e w 缓冲器的h 树结构。这种缓冲器通过一个包含鉴相器的反馈环路来测得 浙江大学硕十学位论文 偏斜，而后根据这个偏斜调整缓冲器时间。鉴相器的参考时钟可以由附近的时钟 支路提供。1 或者由平行于实际时钟树的参考时钟树提供“。无论哪种情况，偏斜 均由参考时钟的精确度决定。这种结构的分布网络具有h 树的全部优点并且减少 了累积的偏斜，但是它增加了时钟的延迟，并且需要更多的资源和功率来用于产 生d e s k e w 缓冲器的参考时钟。 3 ) 短路棒技术 图1 8 使用d e s k e w 缓冲器的全局时钟分布 在全局时钟网中使用短路棒可瞳减小时钟偏斜与抖动，并且这个方法简单有 效。在文献 1 0 的全局时钟网络中，在规则的间隔中加入短路棒( 通常是两级或 三级反相器级) ，针对不同的拓扑与缓冲器尺寸，理论上可以减小2 0 9 0 的时 钟偏斜。这种方法的局限性在于长线会带来电感效应，同时还会影响时钟信号的 频谱。 4 ) 差分信号技术 差分传输线具有对称结构，它能够有效抑制电源噪声、返i 四路径引起的地噪 声和电磁耦合干扰及信号失真的优点，因此随着系统时钟频率的不断提高，差分 电路的设计和应用已经受到越来越多的重视。与单根信号传输方案辛目比，使用差 分信号传输能够提供更高的速率，更低的功率，较低的噪声。文献 1 1 中，在系 统时钟分布网络上使用差分技术，与单端技术相比，时钟偏斜减小达1 0 。 浙江大学硕j ：学位论文 1 4 2 驻波时钟技术 驻波在互连线上传输时，各点的相位不依赖于其位置，因此可利用驻波减小 时钟偏斜。因此驻波时钟分布具有零偏斜的特点。这种类型的时钟分布也叫做“单 相”时钟分布。但是出于传输线上存在损耗，导致空间辐位发生变化。驻波时钟 分布已成功的运用于板级分布系统中。在板级系统中使用的是同轴线“2 3 或超导线 ”。由于芯片互连线上较大电阻损耗的存在，驻波时钟技术在芯片上的应用还是 较为罕见。 在文献 1 4 中，将驻波技术进行了改进，通过将负阻器件均匀分布于互连 线，补偿互连线上的损耗，从而保证振荡的顺利进行。并且这种电路可以扩展成 阵列模式，从而均匀分布在芯片各处。利用0 1 8 u m 工艺，成功地在测试芯片上 实现l o g h z 时钟网络分布，且测试结果证明该时钟网络具有较低偏斜和较小抖动 ( 5 o p s ) 。 1 4 3 耦合振荡器阵列技术 从前面的讨论我们可以看到，通过平衡时钟分布网络可以减小偏斜，而由于 时钟抖动具有随机性，在未来高性能微处理器中减小抖动似乎更难。 耦合振荡器阵列的时钟分布网络可以通过减小时钟延迟或相位平均效应 ( p h a s e a v e r a g i n ge f f e c t ) 来减小时钟偏斜和抖动。锁相环( p l l ) 具有很好 的按比例缩小的特性，即尺寸的变化对锁相环性能不会造成太大的影响，所以在 文献 1 5 和文献 1 6 中的两种方法都利用p l l 的这个特性进行振荡电路设计，并 通过p l l 阵列形成时钟分布网络。通过将相互相位锁定的时钟发生器均匀分布于 芯片各处，从而减小从时钟发生器到负载的距离。下面就将各种形式阵列分布逐 一介绍。 1 ) 锁相环阵列 文献 1 5 中的时钟分布如图1 9 ( a ) 所示。累积的偏斜以及抖动已被有效 的消除或者取代。图中的鉴相器是经过特别设计的，以避免不稳定性或者p l l 阵列中的“模式锁定”。图1 9 ( a ) 中的时钟分布网络已成功应用于1 1 1 3 g h z 浙江大学硕士学位论文 的2 m m $ 2 m m 的芯片中。测量得到的周期间抖动小于l o p s - r m s ，即1 3 的时钟周 期。由于是通过模拟信号控制，所以这种方法对噪声相当敏感。 主 v c 0 羊口环路滤波器 0 鉴相器 甲( 臻 ) 甲 土土 弋p 一 蕊出( _ _ 一 厂、 一 翠 ) 由 区域 ( b ) 图1 9( a ) 使刷耦合p l l 阵列的时钟分布网络”；( b ) 使_ i ； j 耦合p l 。l 阵列以及h 树的 时钟分布网络” 文献 1 6 同样是采用了p l l 阵列，在其结构中还加入了h 树。它企图通过使 用数字控制信号来增加系统的鲁棒性。首先，锁相环与中心的主p l l 产生的时钟 浙江大学硕十学位论文 频率锁定，然后各锁相环与l 临近的环进行锁相。这种拓扑结构具有两个重要的优 点。一是锁相环消去了全局h 树上的噪声，这样就减少了在h 树上的抖动累积。 另一个优点是，偏斜是鉴相器相位误差的函数，而不是h 树上各支路的偏斜累积。 也就是说扩大或者缩小这种分布主要要考虑v c o 和鉴相器的缩尺特性，而不需要 考虑h 树上的延迟。这种方法的缺点是对于多个p l l ，需要额夕卜的资源来完成时 钟网络，增加了设计的复杂度。 2 ) v c o 阵列 v c o 全局时钟分布同p l l 阵列基本相似。这种结构由一个控制环和多个v c o 组成。文献 1 7 中的全局时钟分布如图1 1 0 所示，将一个控制电压分布于芯片 各处来控制各个v c o 得到他们的频率。时钟信号从区域时钟接口反馈回分频器或 者鉴相器。鉴相器的输出接到低通滤波器，并控制电荷泵产生v c o 的控制电压。 通过直接连接振荡器的输出完成锁相。这种方法的缺点在于振荡频率容易受到全 局分布控制电压的影响，同时由于芯片互连线的损耗会导致耦合程度降低。 系统 时钟 图1 1 0 使j ；l j 耦合v c o 阵列的时钟分布网络”7 3 ) 耦合分布式振荡器 口v c 0 在耦合分布式振荡器时钟分布网络中，时钟振荡器也作为时钟分布网络的一 部分。在这种振荡器中，耦合线也是振荡器的一部分，所以它们的自由振荡频率 浙江大学硕十学侥论文 依赖于互连线的几何结构。文献 1 8 中的c r 0 ( c o o p e r a t i v er i n go s c i l l a t o r ) 时钟分布网络利用交叠的环形振荡器。振荡器的频率由缓冲器和互连线的延迟时 间决定。图1 1 l 是一个三相的c r o 网格和它的等效电路。这种时钟信号严重0 依赖于工艺，并且具有不稳定性。 图1 1 1 ( a ) 三相c r o 时钟分布网络( b ) c r o 等效电路“8 另一种利用耦合分布式振荡器技术是环形行波振荡器( r t w o - r o t a r y t r a v e l i n gw a v eo s c i l l a t o r ) ，也即本文研究的重点，对其具体结构的介绍以及 分析在下面几章给出。这种结构电路于2 0 0 1 年提出，直至近两年才引起重视“。 它具有低功耗、低抖动，并能产生千兆赫兹的方波的特点。它利用差分传输线的 固有l c 特性以及c h j i o s 反相器对的放大和锁存特性，能够形成频率较高的方波， 并且功耗较低。对该结构的分析包含了传输线理论以及微电子电路设计理论，在 设计、分析时具有较大的困难，对于该结构电路详细分析以及数学模型建立的文 献几乎很少见到。基于该振荡器还可以扩展成规则时钟阵列( c l o c ka r r a y s ) ， 偏斜较低。虽然对于该电路分析较为困难，但其优良特性适合作为下一代超大规 模集成电路中的时钟分布网络。 1 4 4 小结 基于树形、网格形的时钟分布技术在过去几代同步数字电路( 包括微处理器) 中得n t 有效的应用。然而，随着c m o s 工艺的发展、频率的提高以及：占片复杂 度的增加，使得时钟分稚网络的设计更加困难。时钟分布网络设计的好坏将严重 影响芯片的性能。针对这些问题，人们提出了许多新的时钟网络技术。主要从两 个方面考虑，一方面是继续使用h 树结构，包括利用优化算法来优化1 1 树结构的 掣 浙江大学硕士学位论文 技术、在h 树结构中使用d e s k e w 缓冲器以及使用短路棒的 树结构等，这些技 术均已在产品中得到成功应用。另一方面是使用新的拓扑结构来实现高性能时钟 网络，包括耦合振荡器阵列时钟网技术和驻波时钟网技术，这几种技术也在测试 芯片上成功实现。总的来说，h 树结构技术比较成熟，但较难从根本上减小偏斜 与抖动：在时钟网络中加入锁相功能则可以减小时钟抖动，但是结构相对比较复 杂：利用驻波的单一相位特性则可以减小时钟网络的偏斜。从前面的分析我们可 以看到各种技术都存在一些的缺陷，还需要我们的深入研究以及不断的改进，以 满足高频高集成度下时钟网络技术发展的要求。 1 5 论文内容 本文从一个比较宽的面入手，针对微处理器中的全局时钟网络结构进行研 究。首先详细分析了工作于千兆赫兹的环形行波振荡器“”时钟网络的工作原理。 并建立了一些数学模型对振荡电路进行了分析。第二设计了一个3 4 8 g h z 的环形 行波振荡器及阵列，并分析仿真了振荡器以及振荡器阵列的时域频域性能，给出 了各几何参数对振荡频率以及波形的影响。 本文的安排如下：第二章介绍环形行波振荡器的基本结构和工作原理；第三 章对环形行波振荡器的主要组成部分进行了详细分析以及仿真；第四章是关于环 形行波振荡器的设计以及电路仿真，包括互连线结构的s 参数仿真、振荡电路的 时域频域仿真、各参数对振荡器频率、波形的影响以及振荡器阵列仿真；第五章 对工作进行了总结。 1 4 浙江大学硕士学位论文 第2 章环形行波振荡器基本结构和工作原理 本章首先从行波以及传输线的概念出发，然后介绍了环形行波振荡器( r t w o ) 的主要结构及其工作原理，并对组成部分工作原理进行了数学推导。 2 1 行波与传输线的基本概念 行波是指随着时问的增加不断向某一方向传播的波。本节首先给出了传输线 的主要参数，然后简单讨论了行波在理想传输线和有损耗传输线上的传播特性。 2 1 1 传输线的主要参数 描述传输线的主要参数啪3 有特征阻抗z 。和传播系数y = a + 印。特征阻抗定 义为均匀传输线上同一点的同向电压行波向量与电流行波向量之比。传播系数中 的口是衰减常数，确定了行波的振幅在传播中的衰减程度，沿行波传播方向相隔 单位距离的两点，后一点的振幅衰减为前一点的振幅的e 4 倍，卢是相位系数，卢 确定了行波的相速，同一瞬间，沿行波传播方向相隔单位距离的两点，后一点的 相位比前一点的相位滞后卢弧度。y 总的确定了行波的传播情况，所以称为传播 系数。 图2 1由电压驱动的传输线电路 如图2 。1 ，假设一传输线由一电压源驱动，并在终端接负载z 。，那么在源 和负载的反射系数分别可以表示为： 鼬t z + z l - z _ ，o 贼。箍z 4 - ( 2 1 ) z ；+ z ， s ，z 浙江人学硕+ 学位论文 如果乙。z 。，则终端反射系数为零，波被负载完全吸收。此时在传输线上传送 的波为行波，传输线上的电压用数学式子表示为：v ( z ，t ) ；v + c o s ( c o t 一声z ) ，其中 。k 表w 亿悯叭缎戢和劫障砂7 脾 2 1 2 行波在传输线上的传输特性 对于理想传输线，由于没有损耗，所以nt 0 ，r = ，卢。理想传输线上任何 一点的电压都是输入波形的理想复制，只是沿着传输线向前有一定的延迟，因此 行波的电压、电流振幅在传输线上保持不变，相位线性变化，如图2 2 所示，横 坐标表示几个单位波长。为产生一理想的行波，只需要将理想传输线的终端开路 或者连接匹配负载，即使得反射波不存在。 v 剐 强 硝 脚 zf 五1 陶2 2 行波在有损以及无损传输线上的幅度与相位变化 有损传输线即传输线的衰减系数不等于零。当行波在有损传输线上传播时， 电压幅度和电流幅度将受到衰减，行波在有损传输线上的电压表示为 v ( z ) = v + e 一“2 e 一雕= v + e ”，电压、电流幅度均以e 一“2 衰减。 浙江大学硕十学位论文 2 2 环形行波振荡器 环形行波振荡器利用差分传输线固有l c 特性以及c m o s 反相器对放大和锁定 的特性而得到的一种方波产生电路。本节主要介绍了环形行波振荡器的基本结构 和工作原理。 2 2 1 环形行波振荡器的基本结构和工作原理 环形行波振荡器”3 的基本结构如图2 3 所示，可以看到，振荡电路是由差分 互连线以及在微带传输线上均匀分布的c m o s 反相器对组成，在节点a 处微带线 交叉，以构成正反馈满足振荡条件。在高频时，互连线被当作传输线处理。环形 行波振荡器利用传输线的l c 特性，在差分传输线中建立轮转行波。该振荡电路 能产生具有快速的上升下降沿的方波，且结构简单、功耗低、易集成，适和作 为超大规模集成电路的时钟网络。 幽2 3 环形行波振荡器结构示意图 分析其工作原理，我们首先考虑如图2 4 所示的丌环和闭环结构，如果丌环 外加电压源，则差分传输线使内圈和外圈传播的对称点的信号有1 8 0 度的相位 差：而将该环交叉连接闭合后，则构成一个正反馈系统，若微带传输线无损耗， 则信号可在该环中不断传播下去而不需要外加能量。 浙江大学硕十学位论文 图2 4 萼分传输线开环及闭环示意图 然而实际上存在的差分传输线必然存在损耗，因此必须要增加能量补偿器 件以保证行波的在环中持续行走。负阻器件。”可以满足这个要求。负阻器件是 指它的增量电阻为负值的器件，能够为振荡电路提供能量，补偿回路中的固有损 耗。 将上述设计的若干环形行波振荡器连结成阵列，则构成了全局时钟网，如图 2 5 所示。图2 5 中包含了4 个环形行波振荡电路，两个邻环是通过两个节点连 接在一起，并且连接的两点具有共同的相位，这样可以保证整个时钟网的同步特 性，具有单一的振荡频率。在接口处具有相位平均效应，可以减小时钟的偏斜。 全局时钟网所包含的振荡器个数取决于芯片的面积，器件功能及密度，简苦之， 对于面积较大，功能较复杂，同步性要求较高的芯片，全局时钟网需要包含较多 的环形行波振荡器以满足正常工作的要求。 2 7 0 2 2 f 】墨i c 盈【 ? ，努。j ! 矿 ，妙9 蟛 2 7 俨 3 7 暑 ； 。； 。i ，0 _ 3 s 1 ：p 暨。 置v 刍岱一 唰“一； 3 7 亨*_ ，。豁： l 船 净f 8 矿9 0 2 附f 毋i 、缈。：。孳；。黼斗 2 2 妒 ， 一。扣帅 4 乎 目 扩 8 扩9 谚 2 7 矿 1 一i ，。p 矗3 9 0 3 1 亨 幽2 5多环振荡器阵列结构示意图 浙江大学硕士学位论文 2 2 2 反相器对的负阻特性分析 c m o s 反相器对( 如图2 3 ) 是环形行波振荡器的核心器件，采用p u s h p u l l 式的耦合反相器对，用于建立对称的互补波形。由于其负阻特性，在振荡中为环 形行波振荡器提供能量，补偿信号在差分传输线中的损耗。而且由于c m o s 反向 器对具有锁存作用，可以保证振荡中波朝着一个方向传播，即c m o s 反相器对的 存在保证了环形行波振荡器的正常工作。 c m o s 反相器对结构如图2 6 所示，两个输入输出相互交叉连接的反相器构成 了正反馈环路。该反相器对既是个放大器，又是一个锁存器。 下面将就反相器对的工作原理进行分析，主要是反相器对的伏安特性。 ( e 图2 6c m o s 反相器对结构图 对于n m o s 或p m o s 器件，它的传输特性曲线“可以分作三个区域截止区、 线性电阻区、饱和区： 在截止区： i 口z 0 ，p k ( 2 ，2 ) 在线性电阻区： f d 一芦( 一嵋一b ) + ，嵋，0c 一一( 2 3 ) 在饱和区 i d = 卢28 ( 屹。一) 2 ，i 乞) k ，0 c p 岛一嵋c = 么 ( 2 4 ) 其中s 为栅源电压，p k 为漏源电压，屹为m o s 器件的阂值电压，z 。为漏极电 流，而卢= 以巳孚或芦，c 。孚，鲁为 l o s 器件的宽长比，是自由电子迁移率， c o x ( 一) 是单位砸积的栅极电容量。 浙江大学硕士学侮论文 为简化分析过程，本文的计算忽略了m o s 管的沟道调制效应。对于一个单一 的反相器，共有五种工作状念： 1 ) n m o s 器件工作在线性电阻区，p m o s 器件工作在截止区 2 ) n m o s 器件工作在线性电阻区，p v l o s 器件工作在饱和区 3 ) n m o s 器件工作在饱和区，p m o s 器件工作在饱和区 4 ) n m o s 器件工作在饱和区，p m o s 器件工作在线性电阻区 5 ) n m o s 器件工作在截止区，p m o s 器件工作在线性电阻区 也就是说对于环形行波振荡器中的反相器对，每个反相器均存在上述的五种 工作状态。在图2 6 的反相器对上加上差分电压模拟在环形行波振荡器中的工作 状态，如图2 7 所示： _ _ _ _ _ _ _ _ _ _ 图2 7 加入差分电压源的反相器对电路 对于上图有两点需要注意：其一，由于加入的是具有直流偏置的差分电压对， 因此圪+ m 常数，即；其：二，考虑到c m o s 器件高输入阻抗的特性，因此 自栅极流入( 或流出) 的电流很小，即可以认为a 路的电流主要由左边的反相器 提供，b 路的电流由右端反相器提供，这样则可以将个反相器对的问题割裂为 两个反相器，考虑到差分特性，两个a 路和b 路的电压波形互补。才i 妨考虑左边 的反相器，由前文所分析的反相器的血个】：作状态相应有： 1 ) n m o s 器件工作在线性电阻区，p m o s 器件工作在截止区。起初，接近p 岛， p m o s 器件截止，n m o s 器件导通。此时n m o s 的吃很高，导电区域很厚，处于未 夹断状态，n m o s 器件k 比较小，而且受控于。当圪上升，下降的时候， 电阻不断在增加，单出于以上升的作用起主导地位，因此流入的电流不断增加。 2 0 浙江大学硕七学位论文 当峙 罩一0 ， f 。= - n p = 一岛( 。一一一2 ) v b = 一声，( p 矗一1 5 一k ) + 屹 2 ) n m o s 器件：r 作在线性电阻区，p m o s 器件工作在饱和区。降低，使得 ( 2 5 ) 一，咋，p m o s 器件开始导通，n m o s 仍然工作在线性电阻区。p m o s 器件此 时刚刚导通，虽然很高，但是能提供的电流有限，因此工作在饱和区。p m o s 开始提供输出电流，但是由于n m o s 需要的电流大于p i o s 能输出的，因此整体的 电流还是流入晶体管，但需要的电流越来越少，因此，不断降低。 当( - v ，) 2 i ， i = i d n i d p 一凡2 + 以一) 2 一绋( 一一一( 一k 。，) 2 ) 。( 一，) = 岛2 + ( 一巧) 2 一所一一k 一2 ) + 虼 = 卢，2 + ( 一嵋) 2 一卢，( 。- 1 5 一嵋) + 屹( 2 6 ) 3 ) n m o s 器件工作在饱和区，p m o s 器件工作在饱和区，电流流向在中间经历 一次翻转，改为从m o s 器件流出。继续降低，以至n m o s 器件的导电层开始夹 断，因此，n m o s 器件也工作在饱和区。此时a 点的电压在不大的范围内改变不 会影响j 。，因此此时很像可控电流源，也是正是因此实现了电路翻转和输出能量 的功能。在p m o s 输出的电流和n m o s 需要的电流相等时刻，f 。= 0 ，在此之后， 电流开始从m o s 器件流出，且随着的降低，p m 0 $ 的打开，n m o s 的夹断，不 断变大。 当( y 品+ ) 2 ，= ，一( p 锄一嵋) 2 ， t a = t d n t d p ；凡2 ( 一k ) 2 一岛2 + ( 一咋) 2 = 卢。2 ( v 。一嵋) 2 一声，2 + ( 一( p 矗- v o ) 2 ( 2 7 ) 4 ) n m o s 器件工作在饱和区，p m o s 器件工作在线性电阻区。由于、的继 续变化，此时p m o s 完全导通，进入可控电阻区，n m o s2 1 2 作在饱和区，此时从a 流出的电流，会随着p i o s 流出的电流的增加和n i o s 吸收的电流的减少，而不断 增加。 浙江大学硕士学能论文 当一巧一，一( + 屹) 2 ， i 一 w i d p = 凡( 屹一晖一屹2 ) 4 k 一冉28 ( 圪一略) 2 一凡( 1 5 一嵋一，2 ) + ( 一) 一以2 + ( 一( 一) ) 2 ( 2 8 ) 5 ) n m o s 器件工作在截止区，p m o s 器件工作在线性电阻区。此时n m o s 已截 止，p m o s 的电阻不断减小，但是随着与圪的电压差不断减小，即n m o s 的 不断减小，输出的电流将减小为零。 当一 一m a x 一咋，( + k ) 2 ；。一k ( 对于本文研究的模型) ， 一，= 卢，( 一巧一屹1 2 ) v a = 芦。( 1 5 一坼一p 2 ) ( p 一) ( 2 9 ) 对于p u s h p u l l 式反相器，一般满足艮岛，根据上述分析计算可得到c m o s 反相器伏安特性的数学表示为： i a = p n 4 - 1 2 + ( 嵋+ 2 ) + 圪一孵+ 0 5 ) + ，) = ，一一 一2 2 + 3 4 一2 1 2 4 巧2 ，一嵋 = ( + v t ) 2 ( 。一2 k ) l 厶- 0 5 2 + 咋，( p ，d d + 咋