电子技术李加升第6章组合逻辑电路.doc

第6章 组合逻辑电路逻辑电路按其逻辑功能和结构特点可以分为两大类，一类为组合逻辑电路，该电路的输出状态仅决定于该时刻的输入状态，而与电路原来所处的状态无关；另一类为时序逻辑电路，这种电路的输出状态不仅与输入状态有关，而且还与电路原来的状态有关。本章重点讨论了组合逻辑电路的分析方法和设计方法，并从逻辑功能及应用的角度来讨论加法器、编码器、译码器、比较器和数据选择器等几种常用的组合逻辑电路及相应的中规模集成电路。6.1 组合逻辑电路的分析6.1.1概述组合逻辑电路的特点：输出与输入的关系有即时性，即电路在任意时刻的输出状态只取决于该时刻的输入状态，而与该时刻的电路状态无关，这种数字电路称为组合逻辑电路，简称组合电路。本章将介绍组合逻辑电路常用额分析方法，还将介绍一些常用的具有特定功能的组合电路。 组合逻辑电路可以有一个或多个输入端，也可以有一个或多个输出端。其一般示意图如图6-1所示。在组合逻辑电路中，数字信号是单向传递的，即只有从输入端到输出端的传递，没有从输出端到输入端的反传递，所以各输出状态只与输入端的即时状态有关，其函数表达式的形式如式（6-1）：图6-1 组合逻辑电路框图 （6-1）研究组合电路的任务有三个方面：(1)对已给定的组合电路分析其逻辑功能。(2)根据逻辑命题的需要设计组合电路。(3)掌握常用组合单元电路的逻辑功能，选择和应用于到工程实践中去。6.1.2组合逻辑电路的分析所谓逻辑电路的分析，是指已知逻辑电路，找出输出函数与输入变量之间的逻辑关系。传统的分析步骤如下：第一步：由给定的逻辑图写出输出函数的表达式；第二步：根据输出函数表达式，列出输出函数真值表；第三步：由真值表分析电路的功能。【例6.1】分析图6-2（a）所示电路的逻辑电路的功能。 图6-2解 第一步，写出输出函数h和j的表达式，写输出函数表达式一般从输入开始，逐级向后推，直到输出级。根据给出的逻辑图6-2（a）可得： 表6-1 第二步，列出真值表如表6-1所示。 第三步，对电路功能的分析。从表6-1可以看出，若A、B分别作为一位二进制数，则h就是A、B相加的和而j就是他们的进位。对于图6-2（a）所示电路，通常称作“半加法器”，因为它只能对两个二进制数码求和。图6-2（b）是半加器的符号。【例6.2】分析由半加器和逻辑门组成的电路（如图6-3所示） 图6-3解 第一步，写出函数表达式：第二步，列出真值表如表6-2所示。第三步，对电路功能的分析。从真值表可以看出，该电路可以对个二进制数码求和，产生和数以及向高位进位数。在三个数求和的数码中，把看作本位数求和的数码，把看作低位想象本位的进位，则这样的电路被称为“全加器”，符号如图6-3（b）所示。表6-26.2 组合逻辑电路的设计6.2.1 组合逻辑电路的设计步骤1.逻辑抽象(1) 分析事件的因果关系，确定输入变量与输出变量。通常总是把引起事件的原因定为输入变量，而把事件的结果作为输出变量。(2)定义逻辑状态的含义（逻辑赋值），用0、1表示逻辑的两种状态。(3)根据给定事件的因果关系列出真值表。2.写出逻辑函数式从已得到的逻辑真值表很容易写出逻辑函数式，其方法不再重复。3.将逻辑函数式化简或变换如果使用SSI（小规模）设计，需将函数式化为最简形式，以使电路中所用的门电路个数最少，输出端的个数最少。如果使用MSI（中规模）设计，则应将函数式变换成与所选用的MSI的函数形式类似的形式，以使用最少的MSI实现这个逻辑电路。4.根据化简或变换后的函数式画出逻辑电路的连接图。整个设计过程如图6-4中的框图所图6-46.2.2 组合逻辑电路的设计举例【例6.3】设计一个电路，用以判别一位8421码是否大于5。大于5时，电路输出1，否则输出0。 解 根据题意列出真值表。 表6-3 假设输入端的8421码用四个变量表示，网络的输出用F表示，可以得到6-3所示的真值表。表的上部表示当输入A,B,C,D代表8421码的值在05之间时，输出F为0；输入的值在69之间时，F为1。因为输入A,B,C,D表示8421码，所以A,B,C,D的值在10101111是不可能出现的，这在逻辑电路设计中称为“约束条件”。既然这些输入组合不会出现，也就不必关心其对应的输出值是0还是1，在真值表和卡若图中称为“任意项”或“无关项”，用表示。在逻辑设计中还有一种情况：某些输入组合可以出现，然而输出是任意的，可以为0也可以为1，显然，也可以作为任意项处理。 求最简的与或表达式。由表6-3所示的真值表可得如图6-5所示的含有无关项的卡诺图。 根据选择的器件类型，求出相应的表达式。例如选择与非门实现电路，对最简与或表达式两次求反，可求出函数的与非与非表达式 画逻辑图，如图6-6。 图6-5【例6.4】用或非门和非门实现图6-6所示的电路。解 用或非门实现。用或非门实现图6-6所示的电路，可以用下述方法：第一步：将函数F表示在卡若图上，如图6-7。 第二步：圈卡若图中的0方格，得到的最简与或表达式： 第三步：用反演规则求出F的最简与或表达式： 图6-6 第四步：对F两次求反，得到F的最简或非表达式：第五步：画逻辑图，如图6-8所示。 用与或非门实现前面的步骤相同，只是在求最简与或表达式后用一次求反得到F的最简与或非表达式： 图6-7 由F的与或非表达式画出逻辑图如图6-9。 图6-8 图6-96.3 常用的组合逻辑电路由于人们在实践中遇到的逻辑问题层出不穷，因而为解决这些逻辑问题而设计的逻辑电路也不胜枚举。然而我们发现，其中有些逻辑电路经常且大量的出现在各种数字系统当中。这些电路包括编码器、译码器、数据选择器、数值比较器、加法器、函数发生器、奇偶效验器、奇偶发生器等等。为了使用方便，已经把这些逻辑电路制成了中、小规模集成的标准化集成电路产品。下面就分别介绍一下其中一些器件的工作原理和使用方法。6.3.1 编码器为了区分一系列不同的事物，将其中的每个事物用一个二值代码表示，这就是编码的含义。在二值逻辑电路中，信号都是以高、低电平信号编码成一个对应的二进制代码。1.普通编码器目前经常使用的编码器有普通编码器和优先编码器两类，在普通编码器中，任何时刻只允许输入一个编码信号，否则输出信号将发生混乱。现在以3位二进制普通编码器为例来分析一下它的工作原理。图6-10是3位二进制编码器的框图，它的输入是8个高电平信号，输出是3位二进制代码。为此，又把它叫做8线3线编码器。输出与输入的对应关系由表6-4给出。将图6-4的真值表写成对应的逻辑式得到(6-2)如果任何一个时刻当中仅有一个取值位1，即输入变量的组合仅有表6-4中的8种状态，则输入变量位其他取值下其值等于1的那些最小项均为约束项。利用这些约束项将式（6-2）化简，得到： （6-3） 图6-10图6-11就是根据式（6-3）得出的编码器电路，这个电路是由三个或门组成的。表6-42.优先编码器在优先编码器电路中，允许同时输入两个以上编码信号。不过在设计优先编码器时已经将所有的输入信号按优先顺序排了对，当几个输入信号同时出现时，只对其中优先权最高的一个进行编码。图6-12给出了8线3线优先编码器74LS148的逻辑图。如果不考虑与门G1、G2和G3 组成的附加控制电路，则编码器只有图中虚线框以内的这一部分。从图6-12写出逻辑式，即得到 图6-11（6-4） 为了扩展电路的功能和使用的灵活性，在74LS148的逻辑电路中附加了与门G1、G2和G3组成的控制电路。其中为选通输入端，只有在的条件下，编码才能正常工作。而在时，所有的输出端均被封锁在高电平。选通输出端和扩展端用于扩展编码功能，由图6-12可知 （6-5）式（6-5）表明，只有当所有的编码输入端都是高电平（即没有编码输入），而且S1时，才是低电平。因此的低电平输出信号表示“电路工作，但无编码输入”。从图6-12还可以写出 (6-6)这说明试用任何一个编码输入端有低电平信号输入，且S=1， 即为低电平。因此，的低电平输出信号表示“电路工作，而且有编码输入”。根据式（6-4）、式（6-5）和式（6-6）可以列出表6-5所示的74LS148的功能表。它的输入和输出均以低电平作为有效信号。 图6-12 8线3线优先编码器逻辑图由表6-5中不难看出，在 =0电路正常工作状态下，允许当中同时有几个输入端入端为低电平，即有编码输入信号。的优先权最高，的优先值最低。当=0时，无论其他输入端有无输入信号，输出端只给出的编码，即 =000，当=1，=0时，无论其余输入端有无输入信号，只对编码，输出为=001。其余的输入状态请读者自行分析。表6-5 74LS148的功能表表6-5中出现的3种=111情况可以用和的不同状态加以区分。6.3.2 译码器译码器的逻辑功能是将每个输入的二进制代码译成对应的输出高、低电平信号，译码是编码的反操作。常用的译码器电路有二进制译码器、二-十进制译码器和显示译码器三类。1.二进制译码器(1) 二进制译码器图6-13表示二进制译码器的一般原理图，它具有n个输入端和2n个输出端和一个使能端。在使能输入端为有效电平时，对应每一组输入代码，只有其中一个输出端为有效电平，其余输出端电平则相反。下面首先分析有门电路组成的译码电路，以便熟悉译码电路的工作原理和电路结构。两输入量的二进制译码器逻辑图如图6-14所示。由于两输入量A、B共有四种不同的状态组合，因而可译出四个输出信号Y0Y3，故图6-14为两线输入，四线输出译码器，简称2/4译码器。 由图6-3-5可写出各输出端的逻辑表达式 图6-13 译码器框图 （6-7）根据式（6-7）可列出真值表，如表6-6所示。 由表6-6可知，当E为1时，无论A、B为何种状 态，输出全为1，译码器处于非工作状态。而当E为0时，对应于A、B的某种状态组合，其中只有一个输出量为0，其余各输出量均为1。例如，AB=00时，输出Y0为0，Y1Y3均为1。由此 图6-14可见，译码器是通过输出端的逻辑电平以识别不同的代码。(2) 二进制集成译码器举例 表6-6 2/4线译码器图6-15为常用的双极型集成译码器T1138的逻辑图，它的真值表如表6-7所示，由于三个输入量A0、A1、A2共有八种状态组合，即可译出八个输出信号Y0Y7，故这种译码器称为3/8线译码器。与图6-12比较，该译码器的主要特点是，设置了G1、G2A和G2B三个使能输入端。由真值表可知，当G2A和G2B均为0，而G1为1时，译码器处于工作状态。表6-7 T1138真值表由真值表可得： （6-8） （6-9）其余各输出端的逻辑表达式请读者自行导出。不难证明，由真值表导出的各输出端的逻辑表达式与逻辑图是一致的。(3) 译码器作数据分配器使用在数字系统中，往往需要把公共数据线的数据按要求传送到不同的单元，即对数据进行分配。译码器就可作数据分配器。T1138作为数据分配器的示意图和逻辑原理图如图6-16所示。将G2B接低电平，G1作为使能端，A2、A1和A0作为选择输出通道的选择码输入端，G2A作为数据输入端。例如，当G1=1、A2A1A0=010时，由真值表得 （6-10）而其余的输出端均为高电平。因此，输出端Y2得到号输入端相同的数据波形。图6-15 T1138集成译码器的逻辑图 图6-16 T1138作数据分配器2.二-十进制译码器在前面已经讨论过的8421BCD码，对应于09的十进制数由四位二进制数00001001表示。人们虽然不习惯于直接识别二进制数，但可采用二-十进制译码器来解决。这种译码器应有四个输入端、十个输出端。图6-17是二-十进制译码器的逻辑图，它的输出为低电平有效。例如，Y0= ，当A3A2A1A0=0000时，输出Y0=0，它对应于十进制数0，其余依此类推。3.二-十进制显示译码器在数字仪表、计算机和其他数字系统中，常常要把测量数据和运算结合用十进制数显示出来，这就要用显示译码器，它能够把“8421”二-十进制代码译成能用显示出器件显示出的十进制数。常用的显示器件有半导体数码管、液晶数码管和荧光数码管等，下面只介绍半导体数码管一种。(1)半导体数码管半导体数码管（简称LED数码管）的基本单元是PN结，目前较多采用的是磷砷化镓做成的PN结，当外加正向电压时，就能发出清晰的光线。其管脚排列如图6-18所示。发光二极管的工作电压为1.53V,工作电流为几毫安到十几毫安，寿命很长。图6-17 二十进制译码器逻辑图半导体数码管将十进制数码分成七段，每段为一发光二极管，其显示图形如图6-19所示。选择不同字段发光，可显示出不同的字形。例如，当a、b、c、d、e、f、g七段全亮时，显示出8，b、c段亮时，显示出1。 图6-18 半导体显示器 图6-19 半导体数码管的接法 (a)发光二极管 (b)数码管半导体数码管中七个发光二极管有共阴极和共阳极两种接法，如图6-20所示。前者，某一段接高电平时发光；后者，接低电平时发光。使用时每个管要串联限流电阻（约100）(2)七段显示译码器七段显示译码器的功能是把“8421”二-十进制代码译成对应于数码管的七字段信号，驱动数码管，显示出相应的十进制数码。如果采用共阴极数码管，则七段显示译码器的状态表如表6-8所示；如果采用共阳极数码管，则输出状态应和表6-8所示的相反。 表6-8 T337的状态表图6-21是七段显示译码器T337的外引线排列图。图中BI为熄灭输入端，当BI端输入为0时，ag输出均为0，数码管熄灭，而在正常工作时，BI接高电平。 图6-20 七段显示的数字图形 图6-21 T337引脚图图6-22是T337和共阴极半导体数码管的连接示意图。改变电阻R的大小可以调节数码管的工作电流和亮度。图6-22 T337与BS205的连接6.3.3加法器两个二进制数之间的算术运算无论是加、减、乘、除，目前在数字计算机中都是化做若干步加法运算进行的。因此，加法器是构成算术运算器的基本单元。1.半加器如果不考虑有来自低位的进位将两个1位二进制数相加，称为半加。实现半加运算的电路叫做半加器。如图6-23所示。按照二进制加法运算规则可以列出如表6-9所示的半加器真值表。其中A、B是两个加数，S是相加的和，CO是向高位的进位。将S、CO和A、B的关系写成逻辑表达式则得 (6-11) 图6-23 半加器 (a)逻辑图 (b)符号 表6-9 半加器的真值表2.全加器在将两个多位二进制数相加时，除了最低位以外，每一位都应该考虑来自低位的进位，即将两个对应位的加数和来自低位的进位3个数相加。这种运算称为全加，所用的电路称为全加器。根据二进制加法运算规则可列出1位全加器的真值表，如表6-10所示。画出图6-24所示的S和CO的卡诺图，采用合并0再求反的化简方法得到 (6-12)图6-25双全加器74LS183的逻辑图就是按表6-10组成的。全加器的电路结构还有多中其他形式，但它们的逻辑功能都必须符合表6-10给出的全加器真值表。表6-10 全加器的真值表 图6-24 全加器的卡诺图 图6-25 双全加器LS741836.3.4 数据选择器数据选择器（Multiplexer,简称MUX），又称“多路开关”或“多路调制器”。它的功能是在选择输入（又称“地址输入”）信号的作用下，从多个数据输入通道中选择某一通道的数据（数字信息）传输至输出端。4选1MUX的功能示意框图如图6-26所示，其真值表如表6-11所示。图6-26 4选1数据选择器示意图表6-11 4选1数据选择器真值表因为4选1数据选择器是从四路输入数据中选择一路作输出，输入地址代码必须有四个不同的状态与之相对应，所以地址输入端必须是两个（A1和A0）。此外，为了对选择器工作与否进行控制和扩展功能的需要，还设置了附加使能控制端。当ST=0时，选择器工作，当ST=1时，选择器输入的数据被封锁，输入为0。其输出函数的逻辑式为其逻辑图如图6-27所示。 图6-27 4选1数据选择器逻辑图 图6-29 8选1数据选择器逻辑符号及引脚排列数据选择器的芯片种类很多，常用的有2选1，如CT54157、CT54LS157、CT54LS158；4选1，如CT54LS253、CT54LS353、CT54153、CC14539；8选1，如CT54151、CT54152：16选1，如CT54150等。CT54151是逻辑符号及引脚排列如图6-28所示。6.4 组合逻辑电路的设计与测试实训1、实验目的掌握组合逻辑电路的设计与测试方法2、实验原理（1）使用中、小规模集成电路来设计组合逻辑电路是最常见的逻辑电路。设计组合电路的一般步骤如图6-29所示。逻 辑 图简化逻辑表达式卡 诺 图逻辑表达式真 值 表设计要求图6-29 组合逻辑电路设计流程图 根据设计任务的要求建立输入、输出变量，并列出真值表，然后用逻辑代数或卡诺图化简法求出简化的逻辑表达式，并按实际选用逻辑门的类型修改逻辑表达式，画出逻辑图，用标准器件构成逻辑电路，最后用实验来验证设计的正确性。（2） 合逻辑电路举例用“与非”门设计一个表决电路，当四个输入端中有三个或四个为“1”时，输出端才为“1”。设计步骤：根据题意列出真值表如表6-12所示，再填入卡诺图表 6-13中。表6-12D0000000011111111A0000111100001111B0011001100110011C0101010101010101Z0000000100010111表6-13 DABC000111100001111111101由卡诺图得出逻辑表达式，并演化成“与非”的形式根据逻辑表达式画出用“与非门”构成的逻辑电路如图6-30所示。图6-30 表决电路逻辑图用实验验证逻辑功能在实验装置适当位置选定三个14P插座，按照集成块定位标记插好集成块CC4012。按图6-4-2接线，输入端A、B、C、D接到逻辑开关输出插口，输出端Z接逻辑电平显示输入插口，按真值表（自拟）要求，逐次改变输入变量，测量相应的输出值，验证逻辑功能，与表6-4-1进行比较，验证所设计的逻辑电路是否符合要求。3、实验设备与器件5V直流电源、逻辑电平开关、逻辑电平显示器、直流数字电压表、CC40112(74LS00) CC40123(74LS20) 、CC4030(74LS86)、CC4081(74LS08) 、74LS542(CC4085) CC4001(74LS024、实验内容（1）设计用与非门及用异或门、与门组成的半加器电路。要求按本文所述的设计步骤进行，直到测试电路逻辑功能符合设计要求为止。（2） 计一个一位全加器，要求用异或门、与门、或门组成。（3） 设计一个一位全加器，要求用与或非门实现。（4） 设计一个对两个两位无符号的二进制数