《EDA设计流程教学》PPT课件.ppt

EDA工具的简介,工作站：Synopsys、 Cadence Mentor Graphics PC机： Active-HDL、 Modesim Synplify 、FPGA EXPRESS Xilinx: Foundation、 ISE Altera: Max + plusII 、 Quartus II,使用 Modelsim 进行仿真,ModelSim：HDL语言仿真器 是工业界最优秀的语言仿真器之一，提供友好的调试环境， 适合作FPGA、ASIC设计的RTL级和门级电路仿真。 支持PC和UNIX、LINUX平台，是唯一的单一内核支持VHDL和Verilog混合仿真的仿真器。 支持众多的ASIC和FPGA厂家库 采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真，编译仿真速度业界最快，编译的代码与平台无关，便于保护IP核。 具有个性化的图形界面和用户接口。 全面支持VHDL和Verilog语言的IEEE 标准， 以及IEEE VITAL 1076.495 标准，支持C语言功能调用, C的模型，基于SWIFT的SmartModel逻辑模型和硬件模型。,建立一个Project,添加我们写好的文件,添加sim.v和sim.v的测试文件,编译文件，出现错误，双击红色部分,红字部分为错误信息，双击红字， 我们在一个新的窗口中看到错误的定位,错误信息,assgin clk_o1=clc_in后面忘记了“；”， 改正错误，关闭该窗口并且保存,少了一个“；”,重新编译，提示编译成功,开始仿真，执行的是测试文件， 而不是sim.v，如下图，执行的是test_sim.,打开wave窗口，准备看波形,Wave窗口,将workspace中的sim和testsim拖到wave窗口中,在下图中所示位置使用run命令观察波形,Run 10000的意思是执行10000个时间单位，run后面也可以接其他的内容,观察波形，查找错误,如果有错误就进行修改，关闭窗口保存修改， 重新编译，仿真，直到正确为止。,点击鼠标右键，选择edit,Synplify pro简介,Synplify和Synplify Pro是Synplicity公司提供的专门针对FPGA和CPLD实现的逻辑综合工具； 支持VHDL93（IEEE1076），包括std_logic_1164，Numeric_std，std_logic_Usigned，std_logic_Signed，std_logic_Arith； 和Verilog95（IEEE1364）的可综合子集。,建立工程,新建工程,添加我们要综合的文件，top module要最后添加,选中文件 点击 -add,implementation options 设置： 在Device的选项卡中选择器件， 例如选用Altera STRATIX,在Options选项表中做设置,pipelining和retiming的区别,Pipelining： 将较大的组合逻辑用寄存器分割成若干较小的逻辑， 减少从输入到输出的时延， 自动优化乘法器、ROM等结构，提高工作频率。 Retiming： 在不改变逻辑功能的前提下，自动用寄存器分割组合逻辑，在组合电路中插入平衡时延，提高芯片工作频率。 本质是寄存器在宏观上的移动，不影响整体的寄存器级数。 Retiming的功能比Pipelining更强大， 选定了Retiming就一定会自动选上Pipelining。,在Constraints的选项表中可以自己设置Frenquency，也可以选择Auto Constraints,在Impementation Results的选项表中做如下选择，Result File Name就是你要生成的vqm的文件名,在time report选项表中设置,在verilog选项卡中设置,开始综合，出现错误,进行syntax check,双击错误信息 定位错误,进行synthesis check,双击错误信息 定位错误,综合成功,对综合的结果进行分析,RTL级图,Technology view,点击生成的后缀位ssr的文件可以查看综合报表,使用Quartus进行布线,Quartus II 是Altera公司的综合性PLD开发软件， 支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式， 内嵌自有的综合器以及仿真器， 可以完成从设计输入到硬件配置的完整PLD设计流程。 Quartus II可以在XP、Linux以及Unix上使用， 除了可以使用Tcl脚本完成设计流程外， 提供了完善的用户图形界面设计方式。 具有运行速度快，界面统一，功能集中，易学易用等特点。,建立新的工程,注意顶层module的名字,添加由sinplify pro产生的vqm文件,设置器件，要和在synplify pro中设置的参数一致,设置quartus调用的工具,由于我们已经用synplify综合过，所以不用设置综合工具,仿真工具设为modelsim,设置完成,开始布线,点击,布线成功,用modelsim对quartus的 布线结果进行后仿真,建立工程,工程的路径一定要在刚刚 由q