IC在各厂家中的分类

IC 厂家分类我初步认为，应该是: 1、处理器类(CPU、MCU) 2、通讯芯片类，GSM、GPRS、3G(WCMDA)等，用于手机及机站等等 3、Memroy 类，SRAM(SDRAM、DDR)、ROM(FLASH 闪存) 4、驱动芯片类 LCD 驱动，各种接口芯片(电平转换、差分信号驱动 NS 的 LVDS)，A/D or D/A 5、多媒体类 LCDTV、图像处理(GPU)编码解码(nVIDIA)、 CMOS,SensorDSP、Audio 处理(MP3)解码 AudioAmplifer 6、电源芯片 LED 驱动、AC/DC, DC/DC,电池保护、充电、电源管理 按设计类型分为:全定制(通用芯片，Memory)，半定制(ASIC)和可编程(FPGA 之类的)3 类 IC 就是半导体元件产品的统称，包括: 1.集成电路(integratedcircuit，缩写:IC) 2.二，三极管。 3.特殊电子元件。 再广义些讲还涉及所有的电子元件，象电阻，电容，电路版/PCB 版，等许多相关产品。 IC 的分类 IC 按功能可分为:数字 IC、模拟 IC、微波 IC 及其他 IC，其中，数字 IC 是近年来应用最广、发展最快的 IC 品种。数字 IC 就是传递、加工、处理数字信号的IC，可分为通用数字 IC 和专用数字 IC。 通用 IC:是指那些用户多、使用领域广泛、标准型的电路，如存储器(DRAM)、微处理器(MPU)及微控制器(MCU)等，反映了数字 IC 的现状和水平。 专用 IC(ASIC):是指为特定的用户、某种专门或特别的用途而设计的电路。 IC 从生产目的上可以分成为通用 IC(如 CPU，DRAM，接口芯片等)和ASIC(Application Specific Integreted Circuit)两种，ASIC 是因应专门用途而生产的 IC。 从结构可以分成数字 IC，模拟 IC，数模混合 IC 三种，而 SOC(system on chip)则成为发展的方向。 从实现方式上讲可以分为三种。基于晶体管级，所有器件和互连版图都采用人工的称为全定制(full-custom)设计，这种方法比较适合于大批量生产的，要求集成度高、速度快、面积小、功耗低的通用型 IC 或是 ASIC。基于门阵(Gate-Array)和标准单元(Standard-Cell)的半定制设计(Semi-custom)由于其成本低、周期短、芯片利用率低而适合于批量小、要求推出速度快的芯片 。基于 IC 生产厂家已经封装好的 PLD(Programmable Logical Design)芯片的设计，因为其易用性、“可重写性”受到对集成电路工艺不太了解的系统集成用户的欢迎。他的最大特点就是只须懂得硬件描述语言就可以使用特殊 EDA 工具“写入”芯片功能。但 PLD 集成度低、速度慢、芯片利用率低的缺点使他只适合新产品的试制和小批量生产。近年来 PLD中发展最活跃的当属 FPGA(Field Programmable Gate Array)器件. 从采用的工艺可以分成双极型(bipolar)，MOS 和其他的特殊工艺。硅(Si)基半导体工艺中的双极型器件由于功耗大、集成度相对低，在近年随亚微米深亚微米工艺的的迅速发展，在速度上对 MOS 管已不具优势，因而很快被集成度高，功耗低、抗干扰能力强的 MOS 管所替代。MOS 又可分为 NMOS、PMOS 和 CMOS 三种;其中 CMOS工艺发展已经十分成熟，占据 IC 市场的绝大部分份额。AsGa 器件因为其在高频领域(可以在 0.35um 下很轻松作到 10GHz)如微波 IC 中的广泛应用，其特殊的工艺也得到了深入研究。而应用于视频采集领域的 CCD 传感器虽然也使用 IC 一样的平面工艺，但其实现和标准半导体工艺有很大不同。 从设计方法可以分成自顶而下(top-down)和自底而上两种方法。top-down 的设计方法 在 IC 开发中,根据不同的项目要求，根据项目经费和可供利用的 EDA 工具和人力资源，根据代工厂的工艺实际，采用不同的实现方法是很重要的决策. (5)技术创新和紧跟潮流是 IC 公司良性循环的根本保证;(需要讲吗,) 3，IC 设计中所使用的 EDA 工具; 俗话说“公欲善其事，必先利其器”。 IC 设计中 EDA 工具的日臻完善已经使工程师完全摆脱了原先手工操作的蒙昧期。IC 设计向来就是 EDA 工具和人脑的结合。随着 IC 不断向高集成度、高速度、低功耗、高性能发展，没有高可靠性的计算机辅助设计手段，完成设计是不可能的。 IC 设计的 EDA 工具真正起步于 80 年代，1983 年诞生了第一台工作站平台apollo;20 年的发展,从硬件描述语言(或是图形输入工具)到逻辑仿真工具(LOGIC SIMULICATION)，从逻辑综合(logic synthesis)到自动布局布线(auto plane 从物理规则检测(DRC 现代EDA 工具几乎涵盖了 IC 设计的方方面面。 提到 IC 设计的 EDA 工具就不能不说 cadence 公司，随着 compass 的倒闭，它成为这个行业名副其实的“老大” cadence 提供了 IC design 中所涉及的几乎所有工具;但它的工具和它的名气一样的值钱现代 IC 技术的迅猛发展在 EDA 软件厂家中掀起并购、重组热潮。 除 CADENCE 公司以外，比较有名的公司包括 mentor,avanti,synopsys 和INVOEDA;mentor 和 cadence 一样是一个在设计的各个层次都有开发工具的公司，而 AVANTI 因其模拟仿真工具 HSPICE 出名，SYNOPSYS 则因为逻辑综合方面的成就而为市场认可。 下面我们根据设计的不同阶段和层次来谈谈这些工具; (1)输入工具(design input): 对自顶而下的(TOP-DOWN)设计方法，往往首先使用 VHDL 或是 VERILOG HDL 来完成器件的功能描述，代表性的语言输入工具有SUMMIT 公司的 VISUAL HDL 和 MENTOR 公司的 RENIOR 等。虽然很多的厂家(多为FPGA 厂商)都提供自己专用的硬件描述语言输入，如 ALTRA 公司的 AHDL，但所有的公司都提供了对作为 IEEE 标准的 VHDL，VERILOGHDL 的支持。 对自下而上的设计，一般从晶体管或基本门的图形输入开始，这样的工具代表性的有 cadence 公司的 composer;viewlogic 公司的 viewdraw 等，均可根据不同的厂家库而生成和输入晶体管或门电路相对应的模拟网表。 (2)电路仿真软件(circuit simulation):(分为数字和模拟两大类)。 电路仿真工具的关键在于对晶体管物理模型的建立，最切和实际工艺中晶体管物理特性的模型必然得到和实际电路更符合的工作波形，随 IC 集成度的日益提高，线宽的日趋缩小，晶体管的模型也日趋复杂。任何的电路仿真都是基于一定的厂家库，在这些库文件中制造厂为设计者提供了相应的工艺参数;如 TSMC0.18um Cu CMOS 工艺的相关参数高达 300 个之多; 可以用于数字仿真的工具有很多，先期逻辑仿真的目的只是为了验证功能描述是否正确。对于使用 verilog HDL 生成的网表，cadence 公司的 verilog-XL 是基于 UNIX 工作站最负盛名的仿真工具;而近年随 PC 工作站的出现，viewlogic 的 VCS和 mentor 公司的 modelsim 因其易用性而迅速崛起并成为基于廉价 PC 工作站的数字仿真工具的后起之秀;对于 VHDL 网表仿真，cadence 公司提供 LEAFROG;SYNOPSYS公司有 VSS，而 mentor 公司基于 PC 的 MODELSIM 则愈来愈受到新手们的欢迎。 PSPICE 最早产生于 Berkley 大学，经历数十年的发展，随晶体管线宽的不断缩小，PSPICE 也引入了更多的参数和更复杂的晶体管模型。使的他在亚微米和深亚微米工艺的今天依旧是模拟电路仿真的主要工具之一。AVANTI 是 IC 设计自动化软件的“英雄少年”，它的 HSPICE 因其在亚微米和深亚微米工艺中的出色表现而在近年得到了广泛的应用。cadence 公司的 spectre 也是模拟仿真软件，但应用远不及 PSPICE 和 HSPICE 广泛; 对于特殊工艺设计而言，由于它们使用的不是 Si 基 bipolar 或 CMOS 工艺，因而也有不同的设计方法和仿真软件;例如基于 AsGa 工艺的微波器件所使用的工具，较著名的有 HP 的 eesoft 等; (3)综合工具(synthesis tools): 用于 FPGA 和 CPLD 的综合工具包括有cadence 的synplify;synopsys 公司的 FPGAexpress 和 FPGA compiler;mentor 公司的leonardo spectrum;一般而言不同的 FPGA 厂商提供了适用于自己的 FPGA 电路的专用仿真综合工具，比如 altera 公司的 MAXPLUS2 仅仅适用它自己的 MAX 系列芯片;而 foundation 则为 XILINX 器件量身定做 最早的 IC 综合工具应该是 cadence 的 buildgates;而 Cadence 最新版本的Envisia Ambit(R)则在 99 年在 ASIC international 公司成功用于 240 万门的设计。使用较广泛的还有 synopsys 的 design compiler 和 behavial compiler;基于不同的库，逻辑综合工具可以将设计思想转化成对应一定工艺手段的门级电路;将初级仿真中所没有考虑的门沿(gates delay)反标到生成的门级网表中,返回电路仿真阶段进行再仿真。最终仿真结果生成的网表称为物理网表。 (4)layout 工具和自动布局布线(auto plane (cadence 的版图输入工具 Virtuoso) (5)物理验证(physical validate)和参数提取(LVS)工具依然可以分成为 ASIC和 FPGA 两大类。 ASIC 设计中最有名、功能最强大的是 cadence 的 DRECULA，可以一次完成版图从 DRC(设计规则检查)，ERC(电气特性检查)到 LVS(寄生参数提取)的工序;DIVA 作为其相对较弱的软件多提供给教学用途;AVANTI 的 STAR-RC 也是用于物理验证的强力工具，而 hercules 则是其 LVS 的排头兵。如同综合工具一样，FPGA 厂商的物理验证和参数提取多采用专门的软件、并和其仿真综合工具集成在一起。ALTERA 的 MAXPLUS2 和 XILINX 的 FOUNDATION 是这样的典型; (6)由于 VLSI 尤其是 ULSI 电路的预投片费用都相当的高(如 TSMC 0.25um CMOS 工艺一次预投片的费用为 100 万美圆，而 0.18um Cu CMOS 3.3V 工艺的一次预投竟高达 300 万美圆)。因而对 ASIC 芯片，要求芯片设计尽量正确。最好完全消灭错误;解决功耗分析;生成用于芯片测试目的的特殊测试电路;因应这一要求，也产生了一些特殊的 EDA 工具，以完成诸如 power analysis、故障覆盖率分析、测试矢量生成等目的。 现代 VLSI 特别是 ULSI IC 的迅速发展， 正是依靠 EDA 工具在亚微米和深亚微米技术上的进步及其对应工艺水平的提高。应该说没有 EDA 工具就没有IC; 1.代码输入(design input) 用 vhdl 或者是 verilog 语言来完成器件的功能描述，生成 hdl 代码 语言输入工具:SUMMIT VISUALHDL MENTOR RENIOR 图形输入: composer(cadence); viewlogic (viewdraw) 2.电路仿真(circuit simulation) 将 vhd 代码进行先前逻辑仿真，验证功能描述是否正确 数字电路仿真工具: Verolog: CADENCE Verolig-XL SYNOPSYS VCS MENTOR Modle-sim VHDL : CADENCE NC-vhdl SYNOPSYS VSS MENTOR Modle-sim 模拟电路仿真工具: AVANTI HSpice pspice，spectremicro microwave: eesoft : hp 3.逻辑综合(synthesis tools) 逻辑综合工具可以将设计思想 vhd 代码转化成对应一定工艺手段的门级电路;将初级仿 真中所没有考虑的门沿(gates delay)反标到生成的门级网表中,返回电路仿真阶段 进行再仿真。最终仿真结果生成的网表称为物理网表。 综合工具:CADENCE Builtgates Envisia Ambit SYNOPSYS Design Compile Behavial Compiler 4.layout 生成和自动布局布线(auto plane&route) 将网表生成具体的电路版图 layout 工具:CADENCE Dracula, Diva 5.物理验证(physical validate)和参数提取(LVS) ASIC 设计中最有名、功能最强大的是 cadence 的 DRECULA，可以一次完成版图从 DRC( 设计规则检查)，ERC(电气特性检查)到 LVS(寄生参数提取)的工序 工具: CADENCE: DRECULA AVANTI : STAR-RC 6.static timming: Synopsys Prime Time Power analysis WattSmith 测试矢量生成 specman Elite4 故障覆盖率分析， 总结: ic 设计的流程大致为: 逻辑设计-子功能分解-详细时序框图-分块逻辑仿真-电路设计(RTL 级描述)-功能 仿真-综合(加时序约束和设计库)-电路网表-网表仿真) 预布局布线(SDF 文件)-网表仿真(带延时文件)-静态时序分析-布局布线-参数提取 -SDF 文件-后仿真-静态时序分析-测试向量生成 -工艺设计与生产-芯片测试-芯片应用 在验证过程中出现的时序收敛，功耗，面积问题，应返回前端的代码输入进行重新修 改，再仿真，再综合，再验证，一般都要反复好几次才能最后送去 foundry 厂流片。 Responses to “IC 设计流程(转自 USTC )” 1. galois Says: April 25th, 2006 at 6:35 am VLSI ASIC 设计流程: 1、系统规范化说明(System Specification) 包括系统功能、性能、物理尺寸、设计模式、制造工艺、设计周期、设计费用等等。 2、功能设计(Function Design) 将系统功能的实现方案设计出来。通常是给出系统的时序图及各子模块之间的数据流图。 3、逻辑设计(Logic Design) 这一步是将系统功能结构化。通常以文本(Verilog HDL 或 VHDL)、原理图、逻辑图表示设计结果，有时也采用布尔表达式来表示设计结果。 4、电路设计(Circuit Design) 电路设计是将逻辑设计表达式转换成电路实现。 5、物理设计(Physical Design or Layout Design) 物理设计或称版图设计是 VLSI 设计中最费时的一步。它要将电路设计中的每一个元器件包括晶体管、电阻、电容、电感等以及它们之间的连线转换成集成电路制造所需要的版图信息。 6、设计验证(Design Verification) 在版图设计完成以后，非常重要的一步工作是版图验证。主要包括:设计规则检查(DRC)、版图的电路提取(NE)、电学规检查(ERC)和寄生参数提取(PE)。 , IC 层次式设计方法(自顶向下的设计方法例子) 系统级、功能级、寄存器传输级、门级、电路级、版图级(物理级)。 2. galois Says: April 25th, 2006 at