fpga设计报告模板 沈阳理工大学专业方向课程设计报告

成绩评定表学生姓名要强班级学号1103040113专业电子科学与技术课程设计题目曼彻斯特编解码电路设计评语组长签字成绩日期20年月日课程设计任务书学院信息科学与工程学院专业电子科学与技术学生姓名要强班级学号1103040113课程设计题目曼彻斯特编解码电路设计实践教学要求与任务工作计划与进度安排第12天讲解题目，准备参考资料，检查、调试实验软硬件，进入设计环境，开始设计方案和验证方案的准备；第35天完成设计，经指导老师验收后进入模块电路设计（验收设计文档）；第69天完成模块电路代码输入，并完成代码的仿真（验收代码与仿真结果）；第910天约束设计，综合（验收约束与综合结果）；第1112天布局布线，完成版图（验收版图结果）；第1314天物理验证、后仿真，修改设计（验收物理验证结果和时序仿真结果）；第15天整理设计资料，验收合格后进行答辩。指导教师201年月日专业负责人201年月日学院教学副院长201年月日摘要本设计实现串行NRZ码输入，MANCHESTER码输出；MANCHESTER码输入，NRZ输出。其中包括NRZ码字按照编码规则编码；解码恢复NRZ码；编码时2X时钟输入，在内部进行分频；解码时钟恢复选作；工作时钟10KHZ即可；自行设计设计下载后的验证方案；完成全部流程设计文档、模块设计、代码输入、功能仿真、约束与综合、布局布线、下载验证等。本设计重点采用VERILOGHDL描述、MODELSIM进行功能仿真、QUARTUSII进行逻辑综合和适配下载，最后在ALTERA公司的CYCLONE的芯片EP20Q240C8上实现并完成测试。在此设计过程中，完整地建立了测试平台，通过8段数码管的显示与输出波形的验证，完成了功能和时序仿真，成功实现了串行NRZ码输入，曼彻斯特码输出；曼彻斯特码输入，NRZ输出。在完成本次设计的同时考虑到其实用性方面，曼彻斯特码是一种数据通讯线性码，它的每一个数据比特都是由至少一次电压转换的形式所表示的。曼彻斯特编码因此被认为是一种自定时码。自定时意味着数据流的精确同步是可行的。每一个比特都准确的在一个预先定义时间时期的时间中被传送。曼彻斯特编码已经被许多高效率且被广泛使用的电信标准所采用，例如以太网电讯标准曼彻斯特编码是一种超越传统数字传输的信道编码技术，由于其具有隐含时钟、去除了零频率信号的特性使得它在数据传输等领域中得到广泛的应用。关键词曼彻斯特编解码；VERILOGHDL；FPGA；仿真；综合目录摘要III引言11总体电路结构设计211曼彻斯特编解码电路原理212主要算法313功能电路设计414顶层TOP的设计52功能仿真721仿真的功能列表722顶层仿真平台与激励723电路功能仿真结果83约束及逻辑综合831约束策略832脚本833综合文件1134综合环境1135综合过程124布局布线1441文件准备1442布局布线过程1443物理验证165后仿真186总结19参考文献20附录A顶层设计源代码21附录B电路源代码22附录C设计约束代码32附录DIOPAD代码33引言曼彻斯特编码是一种自同步的编码方式，也就是说其时钟同步信号就隐藏在数据波形中。在曼彻斯特编码中，每一位的中间有一跳变，位中间的跳变既作为时钟信号，又作为数据信号从高电平到低电平的跳变表示“0”，从低电平到高电平的跳变表示“1”。还有一种是差分曼彻斯特编码，每位中间的跳变仅仅提供时钟定时，而用每位开始时有跳变为“0”，无跳变为“1”。由于曼彻斯特码既能提供足够的定时分量，又无直流漂移，编码过程相对简单，因而曼彻斯特码被广泛应用于数据传输、局域网以及测井技术等领域。本设计主要研究的内容是曼彻斯特编解码器的设计和实现。为了能够顺利地完成编解码任务，它应该包括这样2个部分编码电路，解码电路（即串行NRZ码输入，MANCHESTER码输出；MANCHESTER码输入，NRZ输出。），为了验证电路系统能否顺利完成曼彻斯特码的编解码功能，可以采用ALTERA公司的集成开发工具QUARTUSII110实现设计。基本流程如下首先，根据任务书要求，进行方案的设计，包括引脚确定、时序关系、功能框图、模块划分、数据处理流程与方法等；然后依据模块设计进行模块的HDL代码的输入与功能仿真，功能仿真采用HDL仿真工具MODELSIM测试平台；完成功能仿真后，在QUARTUSII平台下进行电路的约束与综合；综合结果无误后，进行布局布线，生成配置文件；在下载前进行时序分析，最后进行下载，测试与调试，完成本设计方案。本实验输入输出设备简单，可以在实验板上完成功能验证，采用开关和数码管作为输入输出设备完成验证。1总体电路结构设计11曼彻斯特编码电路原理曼彻斯特编解码电路包括两个部分，即编码电路部分，解码电路部分。其中，编码部分用按照编码规则编码的NRZ字码作为普通的信号输入，将输入的信号编码为曼彻斯特码，然后输出；解码部分负责将曼彻斯特码解码成普通的二进制数据编码。二个相对独立的模块相互协同工作，共同完成曼彻斯特编解码的工作，同时相互独立的模块结构更有利于查找电路中存在的问题，便于维护。以下曼彻斯特编码电路设计。（一）曼彻斯特编码电路设计曼彻斯特码在一个码元的开始时刻要对普通信号进行一次采样，并且有可能会发生一次跳变，在码元的中间位置一定发生跳变，因此编码信号的频率是数据时钟频率的两倍。曼彻斯特码是用“01”和“10”来表示普通二进制数据中的“1”和“0”的，因此现在只需要将二分频的时钟与输入的NRZ码同或，然后再将串行数据输出，这样，输出的串行数据就是曼彻斯特码。（二）曼彻斯特解码电路设计曼彻斯特解码电路设计的关键是准确地从曼彻斯特码的数据流中提取出“10”和“01”信号，并且把它们转换成普通二进制编码中的“0”和“1”。为了更准确得解码曼彻斯特码，我们需要一个频率不小于奈奎斯特频率的采样时钟，即采样时钟的频率至少是曼彻斯特码频率的两倍。在实际设计电路时，我们可以采用一个缓存器，储存上一个时钟采集到的信号和当前时钟采集到的信号，用反相器达到效果，当缓存器的内容是“10”时，输出“1”；当缓存器的内容是“01”时，输出“0”。图11数字信号与曼彻斯特编码波形12主要算法本电路设计的主要难点在于时序，也就是在编解曼彻斯特的时间的分频。编曼彻斯特码时，在一个码元的开始时刻要对普通信号进行一次采样，并且有可能会发生一次跳变，在码元的中间位置一定发生跳变，因此编码信号的频率是数据时钟频率的两倍；解码曼彻斯特码时，我们需要一个频率不小于奈奎斯特频率的采样时钟，即采样时钟的频率至少是曼彻斯特码频率的两倍，且曼彻斯特码的频率是普通二进制编码信号频率的两倍。以下曼彻斯特编解码电路的系统框图。图12曼彻斯特编解码电路系统框图13功能电路设计功能电路电路的文件名为RILIV,根据信号功能将接口分为5部分，分别是时钟信号、复位信号、开关控制信号、输入信号、输出信号。具体接口如下表11所示。表12接口信号表名称IO属性描述备注数据产生曼彻斯特编码曼彻斯特解码源码输出曼彻斯特码输出时钟1时钟2时钟3分频器电路基准时钟CLKIN输入时钟，1KHZ频率上升沿有效PULS1IN秒或日的调时信号高电平有效PULS2IN分和月的调时信号高电平有效PULS3IN时和年的调时信号高电平有效RSTNIN系统异步复位信号低电平有效CHOSEIN开关，高电平时输出时分秒，低电平时输出年月日显示选择DOUTOUT输出信号数码管显示电路的功能框图如下所示。U/DRESETB1B4CARRYOUTENBU/DRESETB1B4CARRYOUTENBU/DRESETB1B4CARRYOUTENBU/DRESETB1B4CARRYOUTENBU/DRESETB1B4CARRYOUTENBU/DRESETB1B4CARRYOUTENB时钟分频CLKQMH30QML30QFH30QFL30QSH30QSL30QRH30QRL30QYH30QRL30QN430QN330QN230QN130CHOSEPULS3PULS2PULS1CLKRSTNSEL20DISP_DAT20译码器SEGREG图11电路功能框图14顶层TOP的设计因为本设计是要一起综合功能电路和PAD，所以需要顶层的文件，该文件为DCLABTOPV，此部分内部包含了功能电路和PAD。具体接口如下表12所示。表13TOP的接口信号表名称IO属性描述备注CLKIN外部输入到TOP的时钟，频率100KHZ上升沿有效RSTIN外部输入到TOP的复位信号低电平有效PULS1IN外部输入到TOP的要处理的信号PULS2IN外部输入到TOP的要处理的信号PULS3IN外部输入到TOP的要处理的信号CHOSEIN外部输入到TOP的要处理的信号DOUTOUT要输出的已处理信号电路的功能框图如下所示。图12TOP的功能框图根据选用的工艺库，这里输入CLK、RSTN、PULS1、PULS2、PULS3、CHOSE所选择的PAD为PDIDGZ，输出DOUT选择的PAD为PDO04CDG。2功能仿真21仿真的功能列表功能仿真要针对每一条设计需要实现的功能进行。设计中要求实现的、需要仿真功能列表如下1复位功能当复位信号低有效时，电路应处于复位状态运行控制信号处于无效（低电平）、任何输入没有响应、数码管显示0；当复位信号变为高电平时，电路正常工作。2时钟信号当有时钟时电路正常工作；没有时钟信号时，除复位外所有的输入没有响应，所有的输出没有变化。3时间调整模块，当分别按下PULS1,PULS2,PULS3三个开关对时分秒或年月日进行递增处理。4数码显示8只数码管显示的是数字09，个位计到9向十位进1，同时再从0开始计数。5显示控制开关CHOSE，当CHOSE未按下时显示的是时分秒，当CHOSE按下时显示的是年月日。22顶层仿真平台与激励仿真激励的构造要尽可能多的构造出所有可能，并能验证电路功能。这里构造一个测试平台，相应文件为DCLABTOP_TBV，其中将位于文件DCLABTOP_STIMV中的激励信号引入，加载到例化的功能模块中，测试平台设定时间单位为1US，并引用电路模块。构建激励文件，一是要构造时钟CLK和异步复位信号RSTN，复位信号只要开始为零，之后让电路正常工作即可；二是输入信号PULS1,PULS2,PULS3，这里依次给出的信号各自在一段时间内有效。三是输入信号CHOSE，这里给出的是开始为0，10000000US后为1。根据日历电路的原理，通过观察仿真结果，当仿真结果与计算结果一致时，说明电路设计的功能没有问题。23电路功能仿真结果这里仿真结果，如下图。3约束及逻辑综合31约束策略对于一个由时钟控制的数字逻辑电路来说，时序是最为重要的。DCLABTOPV是本设计所要约束的文件。本设计定的时钟CLK的频率为100KHZ，即周期为10000NS。输入为PULS1、PULS2、PULS3、CHOSE，输出为DOUT，他们都是由CLK信号同步控制，所以这些信号延时约占时钟信号的60，即输入输出延时设置为6000NS。本设计没有输入输出信号都是CLK信号同步控制，故并不存在纯组合逻辑电路。32脚本首先是读入源代码，也就是HDL文本描述的设计文件，此处不用制定目录，DESIGNCOMPILER会在搜索目录中搜索。TCL语句如下READ_VERILOGDCLABTOPVRILIV读入设计原文件后，一般设定当前设计，这样约束条件才可能有针对性的施加。TCL语句如下CURRENT_DESIGNDCLABTOP设定当前设计后，要完成链接，也就是将设计与库链接起来，用于映射过程中搜索相应的单元，完成综合。TCL语句如下LINK检查设计，主要完成检查转换的设计。TCL语句如下CHECK_DESIGN然后对设计设定时序约束，这是最重要的一项约束，用于设定设计的工作速度。针对不同的设计部分，有不同的约束方法。针对本次设计，采用全同步，双时钟工作的实际情况。以下语句设定时钟及属性、输入输出信号时间余量。设定名称为CLK的时钟，由于采用100KHZ的时钟，故设定时钟周期为10000NS。TCL语句如下CREATE_CLOCKNAME“CLK“PERIOD10000GET_PORTSCLK设定时钟的渡越时间为02NS。TCL语句如下SET_CLOCK_TRANSITIONMAX02GET_CLOCKSCLK设定输入信号最大时间延时。TCL语句如下SET_INPUT_DELAYMAX6000CLOCKCLKGET_PORTSPULS1SET_INPUT_DELAYMAX6000CLOCKCLKGET_PORTSPULS2SET_INPUT_DELAYMAX6000CLOCKCLKGET_PORTSPULS3SET_INPUT_DELAYMAX6000CLOCKCLKGET_PORTSCHOSE设定输出信号最大时间延时。TCL语句如下SET_OUTPUT_DELAYMAX6000CLOCKCLKGET_PORTSSEG_REGSET_OUTPUT_DELAYMAX6000CLOCKCLKGET_PORTSLED_SEL告诉综合器不要对时钟网络进行驱动，这个工作将在后续版图布局布线中进行。TCL语句如下SET_DONT_TOUCH_NETWORKGET_CLOCKS“CLK“SET_IDEAL_NETWORKGET_PORTS“CLK“告诉综合器不要对复位进行驱动。TCL语句如下SET_DONT_TOUCH_NETWORKGET_PORTSRSTNSET_IDEAL_NETWORKGET_PORTSRSTN检查时序。TCL语句如下CHECK_TIMING设定综合的操作条件。TCL语句如下SET_OPERATING_CONDITIONSMAXSLOWMAX_LIBRARYSLOWMINFASTMIN_LIBRARYFAST设定线负载模型，本设计选择TSMC18_WL50模型。TCL语句如下SET_WIRE_LOAD_MODELNAMETSMC18_WL50LIBRARYSLOW设定输出负载电容。TCL语句如下SET_LOADPIN_LOAD2GET_PORTSSEG_REGSET_LOADPIN_LOAD2GET_PORTSLED_SEL设定扇出最大负载能力。TCL语句如下SET_MAX_FANOUT6900DCLABTOP驱动能力设定。TCL语句如下SET_DRIVE20GET_PORTS“CLKRSTPULS1PULS2PULS3CHOSE“设定输出网表的格式规则，以消除GATELEVELNELIST中的ASSIGN。TCL语句如下SETVERILOGOUT_NO_TRITRUESET_FIX_MULTIPLE_PORT_NETSALLBUFFER_CONSTANTS最大能力进行综合。TCL语句如下COMPILEMAPHIGH输出时序报告。TCL语句如下RC/OUTPUT/TIMLOG输出网表。TCL语句如下WRITEFVERILOGHIERO/NETLST/DCLABTOPSV输出综合数据文件。TCL语句如下WRITEFDDCHIERO/OUTPUT/DCLABTOPDDC输出延时文件。TCL语句如下WRITE_SDFVERSION21/OUTPUT/DCLABTOPSDF输出面积文件。TCL语句如下REPORT_AREA/OUTPUT/DCLABTOPAREALOG33综合文件首先在家目录下建立DCLAB作为本次实验DC的操作主目录。在DCLAB目录下，建立设计存放目录如CODE、约束文件目录如CONSTRN、输出网表文件目录NTLST、报告输出目录RPT、LOG文件目录LOG、DC启动目录WORK，等等。在综合前需要准备以下几个文件，以便使软件可以正常工作。SYNOPSYS_DCSETUP文件即启动项文件在这个文件中，需要将所用到的库单元文件的路径和电路设计文件所存放的路径写入，以便软件在工作时能够找到这些文件并正确识别，本设计将它存放在WORK目录下。RILIVDCLABTOPV文件因为本次课程设计所使用电路描述语言为VERILOGHDL语言，所以至少需要将顶层TOP设计文件、功能电路的设计文件，即准备好一个正确可用的设计，以便用于约束综合，本设计将RILIVDCLABTOPV文件存放在CODE目录下。TCL语句文件在本次课程设计中使用的是命令界面，使用TCL语言进行操作，所以需要准备好相应的TCL命令，以便对设计进行约束综合等相应操作，本设计将它存放在CONSTRN目录下。库文件本设计采用的是TSMC公司的018UM标准单元库的所有文件，存放在目录/OPT/EDA/DESIGNKIT/下面。34综合环境/OPT/EDA/DESIGNKIT/CIC_TSMC18/SYNDC/SOWDB/OPT/EDA/DESIGNKIT/CIC_TSMC18/SYNDC/FASTDB/OPT/EDA/DESIGNKIT/CIC_TSMC18/SYNDC/TPZ973GWCDB/OPT/EDA/DESIGNKIT/CIC_TSMC18/SYNDC/TPZ973GBCDB/OPT/EDA/SYNOPSYS/DC2007/LIBRARIES/SYN/DW_FOUNDATIONSLDB/OPT/EDA/DESIGNKIT/CIC_TSMC18/SYNDC/TYPICALDB/OPT/EDA/SYNOPSYS/DC2007/LIBRARIES/SYN/GTECHDB/OPT/EDA/SYNOPSYS/DC2007/LIBRARIES/SYN/STANDARDSLDB35综合过程351综合流程按照所定义的电路的测量特征所要达到的目标，DESIGNCOMPILER综合一个电路并将其放入目标库中，这样可以生成适用于你的计算机辅助设计工程（CAE）工具的原理图或网表。综合的过程如下读入设计及其子设计设置顶层的设计特性参数设置实际时序和面积目标参数执行CHECK_DESIGN验证设计，识别并且更正错误进行DESIGNCOMPILER优化综合流程如下设置启动项文件读入源代码链接，设计检查时序路径约束编译综合结束352综合操作过程首先打开LINUX中命令终端。进入以准备好的SYNOPSYS_DCSETUP文件所在路径。执行命令，打开DESIGNCOMPILER。进入TCL命令界面，命令如下CDDCLAB/WORKDC_SHELLT运行后，读入文件将在终端得到如下图图41界面，即已经进入DC的TCL命令界面。图31DESIGNCOMPILER的TCL命令界面因为已经将所要使用的TCL语句准备好并形成文件，所以可以使用SOURCE命令来讲TCL命令全部读入并执行。命令如下SOURCEMYCONCON这里我们逐一运行命令，运行后，将在终端得到如下界面，即已经进入约束综合过程。4布局布线41文件准备同所有的EDA工具一样，ENCOUNTER在进行设计之前也要准备文件。一般必须要有时序文件LIB、SI工具CELTIC进行信号完整性分析的CDB文件、用于RC提取的电容表文件CAPTBL、综合工具输出的门级综合网表、定义工艺的版图交换文件LEF（LIBRARYEXCHANGEFORMAT）、时序约束的SDC（SYNTHESISDESIGNCONSTRAINTS）文件、PAD位置约束的IO文件。其中经过DESIGNCOMPILER对其进行综合后获得了网表文件DCLABTOPSV以及约束文件DCLABTOPSDC，PAD约束的IO文件需要手工书写。这里，I/OPAD已经在综合前添加进入网表中，所以在布局布线前只需在网表中的顶层模块下加入电源PAD和拐角连接PAD，就行了如下图所示。图41在网表中加入电源PAD和拐角连接PAD42布局布线过程首先打开LINUX中命令终端，进入启动ENCOUNTER的工作目录，执行命令，打开ENCOUNTER。SOCENCOUNTER软件正常启动后按照以下流程操作1DESIGN_IMPORT，读入设计所需要的库文件和设计文件；2FLOORPLAN，对整个版图进行布局规划；3GLOBALNETCONNECTION，把标准单元，电源PAD等版图中用到的CELL的PIN和电源的NET一一对应起来；4ADDPOWERRINGS，添加CORE的电源环和地环，在数字标准单元区域的周围放置POWERRING，用于提供数字部分的电源和地；5ADDSTRIPES，用于在芯片中插入一些横的竖的电源线，保证供电；6SPECIALROUTESROUTE，把标准单元的电源以及给CORE供电的电源PAD和CORE电源环连接起来；7PLACEMENTBLOCKAGE，在电源的STRIPES和ROUTING的BLOCKAGE的地方放置一些BLOCKAGE，防止在这些地方；8PLACEMENT，放置标准单元；9TRAILROUTING，进行初步的布线，布线完成进行SETUPTIME的时序分析和优化；10CREATECLOCKTREE，为大扇出的时钟线布时钟树，完成建立时钟树后进行HOLDTIME时序分析和优化；11NANOROUTE，细节优化布线，是ENCOUNTER的最强大工具，用于细节、优化布线。12SI，对信号有噪声线进行修补和优化；完成以上操作后得到版图如下。图42日历电路的版图43物理验证这里物理验证主要是通过ENCOUNTER的VERIFY进行几何规则检查（VERIFYGEOMETRY）、连线的连接性（VERIFYCONNECTIVITY）和金属密度检查（VERIFYMETALDESTINY）。几何规则检查的报告如下。图43几何规则检查报告连线的连接性检查报告如下。图44连线的连接性检查报告因为刚完成的版图金属密度过低，所以要添加对电路没有影响的金属填充物，添加完MATELFILLER后，金属密度报告如下。图45金属密度检查报告5后仿真本设计采用的后仿真工具同样是MODELSIM。从之前的布局布线中导出电路的网表（V）和延时文件（SDF），并构建测试平台和激励，在测试平台中通过加入以下句子就会在仿真时引用延时文件INITIALSDF_ANNOTATE“DCLABTOPSDF“,DCLABTOP后仿真结果如图51。图51后仿真图6总结做这个课设我就想，按步骤一步一步走吧。从资料收集，到逻辑分析，再到编写程序，时序仿真到最后的上板子实现。一步一步自己慢慢摸索，有时候看到别人做的比我快，就比较烦躁（当时还有考试），想问一下别人吧，同寝室的还忙这自己的，而且他们业没详细的看过我的程序，半桶水业不好给我建议。到最后还是我自己解决，于是我明白了有些事靠别人不靠谱。这次实验我做的很慢，不过还是做出来了，成就感还是有的，毕竟这是大学第一次最正式的挑战。总的来说，这次课设是比较难，也比较有收获的一次。它让我明白了做事必须持之以恒。参考文献1JANMRABAEY，ANANTHACHANDRAKASAN，BORIVOJENIKOLIC数字集成电路电子工业出版社，2012122李刚强，田斌，易克初FPGA设计中关键问题的研究J电子技术应用，2003（6）3杜慧敏基于VERILOG的FPGA设计基础西安电子科技大学出版社，2006,24邹其洪EDA技术实验教程中国电力出版社，2009,25江国强基于EDA技术与应用电子工业出版社2004,2附录A顶层设计源代码MODULEDCLABTOPPULS1,PULS2,PULS3,CHOSE,CLK,SEG_REG,LED_SEL,RSTN/INPUTPULS1INPUTPULS2INPUTPULS3INPUTCHOSEOUTPUT70SEG_REGINPUTCLKOUTPUT20LED_SELINPUTRSTN/WIREPULS1WIREPULS2WIREPULS3WIRECHOSEWIRE70SEG_REGWIRECLKWIRE20LED_SELWIRERSTN/WIREPULS1CWIREPULS2CWIREPULS3CWIRECHOSECWIRE70SEG_REGCWIRECLKCWIRE20LED_SELCWIRERSTNC/PDIDGZPULS1PADPULS1,CPULS1CPDIDGZPULS2PADPULS2,CPULS2CPDIDGZPULS3PADPULS3,CPULS3CPDIDGZCHOSEPADCHOSE,CCHOSECPDIDGZCLKPADCLK,CCLKC/PDO04CDGSEGREG_0ISEG_REGC0,PADSEG_REG0PDO04CDGSEGREG_1ISEG_REGC1,PADSEG_REG1PDO04CDGSEGREG_2ISEG_REGC2,PADSEG_REG2PDO04CDGSEGREG_3ISEG_REGC3,PADSEG_REG3PDO04CDGSEGREG_4ISEG_REGC4,PADSEG_REG4PDO04CDGSEGREG_5ISEG_REGC5,PADSEG_REG5PDO04CDGSEGREG_6ISEG_REGC6,PADSEG_REG6PDO04CDGSEGREG_7ISEG_REGC7,PADSEG_REG7/PDO04CDGLEDSEL_0ILED_SELC0,PADLED_SEL0PDO04CDGLEDSEL_1ILED_SELC1,PADLED_SEL1PDO04CDGLEDSEL_2ILED_SELC2,PADLED_SEL2/PDIDGZRSTNPADRSTN,CRSTNC/DCLABCOREDCLABCOREPULS1PULS1C,/IPULS2PULS2C,/IPULS3PULS3C,/ICHOSECHOSEC,/ISEG_REGSEG_REGC,/OCLKCLKC,/ILED_SELLED_SELC,/IRSTNRSTNC/I/ENDMODULE附录B电路源代码MODULERILICLK,RSTN,SEG_REG,PULS1,PULS2,PULS3,CHOSE,LED_SELINPUTCLK,RSTN,CHOSEINPUTPULS1,PULS2,PULS3OUTPUT20LED_SELOUTPUT70SEG_REGWIREPULS1,PULS2,PULS3WIRECLK,RSTNREG70SEG_REGREG20LED_SELREG30DISP_DATWIRECHOSEREGS1,S2,S3REG30QML,QFL,QSLREG30QMH,QFH,QSHREG30QRL,QYLREG30QRH,QYHREG30QN1,QN2,QN3,QN4WIRE150QNREG30DATEL,DATEHWIRE70QYASSIGNQNQN4,QN3,QN2,QN1ASSIGNQYQYH,QYLREGD1,D2,D3,D4,D5,D6,D7,D8,D9/CLOCKDIVISIONREGA,B,C,D,E,F,H,I,G,K,L,M,NWIRERESET1ASSIGNRESET1D3REGDPALWAYSPOSEDGEPULS1ORNEGEDGERESET1IFRESET1DP/OUTPUT/TIMLOGWRITEFVERILOGHIERO/NETLST/DC_TOPSVWRITEFDDCHIERO/OUTPUT/DC_TOPDDCWRITE_SDC/OUTPUT/DC_TOPSDCREPORT_AREA/OUTPUT/TOPAREALOGWIRTE_SDFVERISON21RPT/DC_TOPSDF附录DIOPAD代码MODULEIOPADSPULS1_PAD,PULS2_PAD,PULS3_PAD,CHOSE_PAD,CLK_PAD,SEG_REG_PAD,LED_SEL_PAD,RSTN_PAD,/PULS1_CORE,PULS2_CORE,PULS3_CORE,CHOSE_CORE,CLK_CORE,SEG_REG_CORE,LED_SEL_CORE,RSTN_COREINPUTPULS1_PADINPUTPULS2_PADINPUTPULS3_PADINPUTCHOSE_PADOUTPUT70SE